/*
 * ARM Limited (ARM) is supplying this software for use with Cortex-M
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 * 
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 * CONSEQUENTIAL DAMAGES, FOR ANY REASON WHATSOEVER.
 *
 * @file     BAT32G137.h
 * @brief    CMSIS HeaderFile
 * @version  1.2
 * @date     30. July 2020
 * @note     Generated by SVDConv V3.3.18 on Thursday, 30.07.2020 14:27:39
 *           from File 'Files/SVD/BAT32G137.svd',
 *           last modified on Thursday, 30.07.2020 03:17:45
 */



/** @addtogroup CMS
  * @{
  */


/** @addtogroup BAT32G137
  * @{
  */


#ifndef BAT32G137_H
#define BAT32G137_H

#ifdef __cplusplus
extern "C" {
#endif


/** @addtogroup Configuration_of_CMSIS
  * @{
  */



/* =========================================================================================================================== */
/* ================                                Interrupt Number Definition                                ================ */
/* =========================================================================================================================== */

typedef enum {
/* =======================================  ARM Cortex-M0+ Specific Interrupt Numbers  ======================================= */
  Reset_IRQn                = -15,              /*!< -15  Reset Vector, invoked on Power up and warm reset                     */
  NonMaskableInt_IRQn       = -14,              /*!< -14  Non maskable Interrupt, cannot be stopped or preempted               */
  HardFault_IRQn            = -13,              /*!< -13  Hard Fault, all classes of Fault                                     */
  SVCall_IRQn               =  -5,              /*!< -5 System Service Call via SVC instruction                                */
  PendSV_IRQn               =  -2,              /*!< -2 Pendable request for system service                                    */
  SysTick_IRQn              =  -1,              /*!< -1 System Tick Timer                                                      */
/* =========================================  BAT32G137 Specific Interrupt Numbers  ========================================== */
  LVI_IRQn                  =   0,              /*!< 0  Low Voltage detection interrupt                                        */
  INTP0_IRQn                =   1,              /*!< 1  INTP0 External interrupt request input is valid                        */
  INTP1_IRQn                =   2,              /*!< 2  INTP1 External interrupt request input is valid                        */
  INTP2_IRQn                =   3,              /*!< 3  INTP2 External interrupt request input is valid                        */
  INTP3_IRQn                =   4,              /*!< 4  INTP3 External interrupt request input is valid                        */
  INTP4_IRQn                =   5,              /*!< 5  INTP4 External interrupt request input is valid                        */
  INTP5_IRQn                =   6,              /*!< 6  INTP5 External interrupt request input is valid                        */
  ST2_IRQn                  =   7,              /*!< 7  UART2 transmission transfer end or buffer empty                        */
  SPI20_IRQn                =   7,              /*!< 7  SPI20 transfer end or buffer empty                                     */
  IIC20_IRQn                =   7,              /*!< 7  IIC20 transfer end                                                     */
  SR2_IRQn                  =   8,              /*!< 8  UART2 rerception transfer                                              */
  SPI21_IRQn                =   8,              /*!< 8  SPI21 transfer end or buffer empty                                     */
  IIC21_IRQn                =   8,              /*!< 8  IIC21 transfer end                                                     */
  SRE2_IRQn                 =   9,              /*!< 9  UART2 rerception communication error occurrence                        */
  ST0_IRQn                  =  10,              /*!< 10 UART0 transmission transfer end or buffer empty                        */
  SPI00_IRQn                =  10,              /*!< 10 SPI00 transfer end or buffer empty                                     */
  IIC00_IRQn                =  10,              /*!< 10 IIC00 transfer end                                                     */
  SR0_IRQn                  =  11,              /*!< 11 UART0 rerception transfer                                              */
  SPI01_IRQn                =  11,              /*!< 11 SPI01 transfer end or buffer empty                                     */
  IIC01_IRQn                =  11,              /*!< 11 IIC01 transfer end                                                     */
  SRE0_IRQn                 =  12,              /*!< 12 UART0 rerception communication error occurrence                        */
  ST1_IRQn                  =  13,              /*!< 13 UART1 transmission transfer end or buffer empty                        */
  SPI10_IRQn                =  13,              /*!< 13 SPI10 transfer end or buffer empty                                     */
  IIC10_IRQn                =  13,              /*!< 13 IIC10 transfer end                                                     */
  SR1_IRQn                  =  14,              /*!< 14 UART1 rerception transfer                                              */
  SPI11_IRQn                =  14,              /*!< 14 SPI11 transfer end or buffer empty                                     */
  IIC11_IRQn                =  14,              /*!< 14 IIC11 transfer end                                                     */
  SRE1_IRQn                 =  15,              /*!< 15 UART1 rerception communication error occurrence                        */
  IICA_IRQn                 =  16,              /*!< 16 IICA interrupt request                                                 */
  TM00_IRQn                 =  17,              /*!< 17 TM4 channel 0 interrupt request                                        */
  TM01_IRQn                 =  18,              /*!< 18 TM4 channel 1 interrupt request                                        */
  TM02_IRQn                 =  19,              /*!< 19 TM4 channel 2 interrupt request                                        */
  TM03_IRQn                 =  20,              /*!< 20 TM4 channel 3 interrupt request                                        */
  ADC_IRQn                  =  21,              /*!< 21 ADC interrupt request                                                  */
  RTC_IRQn                  =  22,              /*!< 22 Real-Time Clock interrupt request                                      */
  KEY_IRQn                  =  23,              /*!< 23 KEY return interrupt request                                           */
  CMP0_IRQn                 =  24,              /*!< 24 CMP0 interrupt request                                                 */
  CMP1_IRQn                 =  25,              /*!< 25 CMP1 interrupt request                                                 */
  TMA_IRQn                  =  26,              /*!< 26 TMA interrupt request                                                  */
  TMM0_IRQn                 =  27,              /*!< 27 TMM channel 0 interrupt request                                        */
  TMM1_IRQn                 =  28,              /*!< 28 TMM channel 1 interrupt request                                        */
  TMB_IRQn                  =  29,              /*!< 29 TMB interrupt request                                                  */
  TMC_IRQn                  =  30,              /*!< 30 TMC interrupt request                                                  */
  FMC_IRQn                  =  31,              /*!< 31 Flash erase or write finish                                            */
  INTP6_IRQn                =  33,              /*!< 33 INTP6 External interrupt request input is valid                        */
  INTP7_IRQn                =  34,              /*!< 34 INTP7 External interrupt request input is valid                        */
  INTP8_IRQn                =  35,              /*!< 35 INTP8 External interrupt request input is valid                        */
  INTP9_IRQn                =  36,              /*!< 36 INTP9 External interrupt request input is valid                        */
  INTP10_IRQn               =  37,              /*!< 37 INTP10 External interrupt request input is valid                       */
  INTP11_IRQn               =  38,              /*!< 38 INTP11 External interrupt request input is valid                       */
  CAN0ERR_IRQn              =  41,              /*!< 41 CAN0 error interrupt                                                   */
  TM01H_IRQn                =  44,              /*!< 44 TM4 channel 0 (8bit) interrupt request                                 */
  TM03H_IRQn                =  47,              /*!< 47 TM4 channel 3 (8bit) interrupt request                                 */
  DIV_IRQn                  =  48,              /*!< 48 Hardware divider interrupt                                             */
  IT_IRQn                   =  54,              /*!< 54 15-bit interval timer interrupt request                                */
  CAN0REC_IRQn              =  55,              /*!< 55 CAN0 reception completion interrupt                                    */
  CAN0WUP_IRQn              =  56,              /*!< 56 CAN0 wakeup interrupt                                                  */
  CAN0TRX_IRQn              =  57               /*!< 57 CAN0 transmission completion interrupt                                 */
} IRQn_Type;



/* =========================================================================================================================== */
/* ================                           Processor and Core Peripheral Section                           ================ */
/* =========================================================================================================================== */

/* ==========================  Configuration of the ARM Cortex-M0+ Processor and Core Peripherals  =========================== */
#define __CM0PLUS_REV                 0x0001U   /*!< CM0PLUS Core Revision                                                     */
#define __MPU_PRESENT             	   1        /*!< Set to 1 if MPU is present                                                */
#define __VTOR_PRESENT                 1        /*!< Set to 1 if CPU supports Vector Table Offset Register                     */
#define __NVIC_PRIO_BITS               2        /*!< Number of Bits used for Priority Levels                                   */
#define __Vendor_SysTickConfig         0        /*!< Set to 1 if different SysTick Config is used                              */
#define __FPU_PRESENT             	   0        /*!< Set to 1 if FPU is present                                                */


/** @} */ /* End of group Configuration_of_CMSIS */

#include "core_cm0plus.h"                       /*!< ARM Cortex-M0+ processor and core peripherals                             */
#include "system_BAT32G137.h"                   /*!< BAT32G137 System                                                          */

#ifndef __IM                                    /*!< Fallback for older CMSIS versions                                         */
  #define __IM   __I
#endif
#ifndef __OM                                    /*!< Fallback for older CMSIS versions                                         */
  #define __OM   __O
#endif
#ifndef __IOM                                   /*!< Fallback for older CMSIS versions                                         */
  #define __IOM  __IO
#endif


/* ========================================  Start of section using anonymous unions  ======================================== */
#if defined (__CC_ARM)
  #pragma push
  #pragma anon_unions
#elif defined (__ICCARM__)
  #pragma language=extended
#elif defined(__ARMCC_VERSION) && (__ARMCC_VERSION >= 6010050)
  #pragma clang diagnostic push
  #pragma clang diagnostic ignored "-Wc11-extensions"
  #pragma clang diagnostic ignored "-Wreserved-id-macro"
  #pragma clang diagnostic ignored "-Wgnu-anonymous-struct"
  #pragma clang diagnostic ignored "-Wnested-anon-types"
#elif defined (__GNUC__)
  /* anonymous unions are enabled by default */
#elif defined (__TMS470__)
  /* anonymous unions are enabled by default */
#elif defined (__TASKING__)
  #pragma warning 586
#elif defined (__CSMC__)
  /* anonymous unions are enabled by default */
#else
  #warning Not supported compiler type
#endif


/* =========================================================================================================================== */
/* ================                              Device Specific Cluster Section                              ================ */
/* =========================================================================================================================== */


/** @addtogroup Device_Peripheral_clusters
  * @{
  */


/**
  * @brief DMAVEC_CTRL [CTRL] (DMA control data area)
  */
typedef struct {
  __IOM uint16_t  DMACR;                        /*!< (@ 0x00000000) DMA Control register                                       */
  __IOM uint16_t  DMBLS;                        /*!< (@ 0x00000002) DMA Block Size register                                    */
  __IOM uint16_t  DMACT;                        /*!< (@ 0x00000004) DMA Transfer Count register                                */
  __IOM uint16_t  DMRLD;                        /*!< (@ 0x00000006) DMA Transfer Count Reload register                         */
  __IOM uint32_t  DMSAR;                        /*!< (@ 0x00000008) DMA Source Address register                                */
  __IOM uint32_t  DMDAR;                        /*!< (@ 0x0000000C) DMA Destination Address register                           */
} DMAVEC_CTRL_Type;                             /*!< Size = 16 (0x10)                                                          */


/**
  * @brief INT_IF [IF] (Interrupt flag register)
  */
typedef struct {
  __IOM uint8_t   IFL;                          /*!< (@ 0x00000000) Interrupt flag register                                    */
  __IOM uint8_t   IFH;                          /*!< (@ 0x00000001) Interrupt flag register                                    */
  __IM  uint8_t   RESERVED[2];
} INT_IF_Type;                                  /*!< Size = 4 (0x4)                                                            */


/**
  * @brief INT_MK [MK] (Interrupt mask register)
  */
typedef struct {
  __IOM uint8_t   MKL;                          /*!< (@ 0x00000000) Interrupt mask register                                    */
  __IOM uint8_t   MKH;                          /*!< (@ 0x00000001) Interrupt mask register                                    */
  __IM  uint8_t   RESERVED[2];
} INT_MK_Type;                                  /*!< Size = 4 (0x4)                                                            */


/** @} */ /* End of group Device_Peripheral_clusters */


/* =========================================================================================================================== */
/* ================                            Device Specific Peripheral Section                             ================ */
/* =========================================================================================================================== */


/** @addtogroup Device_Peripheral_peripherals
  * @{
  */



/* =========================================================================================================================== */
/* ================                                            MTB                                            ================ */
/* =========================================================================================================================== */


/**
  * @brief Micro Trace Buffer (MTB)
  */

typedef struct {                                /*!< (@ 0x40019000) MTB Structure                                              */
  __IOM uint32_t  POSITION;                     /*!< (@ 0x00000000) MTB Position Register                                      */
  __IOM uint32_t  MASTER;                       /*!< (@ 0x00000004) MTB Master Register                                        */
  __IOM uint32_t  FLOW;                         /*!< (@ 0x00000008) MTB Flow Register                                          */
  __IM  uint32_t  BASE;                         /*!< (@ 0x0000000C) MTB Base Register                                          */
  __IM  uint32_t  RESERVED[1000];
  __IOM uint32_t  LOCKACCESS;                   /*!< (@ 0x00000FB0) MTB Lock Access Register                                   */
  __IM  uint32_t  LOCKSTATUS;                   /*!< (@ 0x00000FB4) MTB Lock Status Register                                   */
  __IM  uint32_t  AUTHSTATUS;                   /*!< (@ 0x00000FB8) MTB Authentication Status Register                         */
  __IM  uint32_t  DEVARCH;                      /*!< (@ 0x00000FBC) MTB Device Architecture Register                           */
  __IM  uint32_t  RESERVED1[2];
  __IM  uint32_t  DEVID;                        /*!< (@ 0x00000FC8) MTB Device Configuration Register                          */
  __IM  uint32_t  DEVTYPE;                      /*!< (@ 0x00000FCC) MTB Device Type Register                                   */
  __IM  uint32_t  PID4;                         /*!< (@ 0x00000FD0) CoreSight Register                                         */
  __IM  uint32_t  PID5;                         /*!< (@ 0x00000FD4) CoreSight Register                                         */
  __IM  uint32_t  PID6;                         /*!< (@ 0x00000FD8) CoreSight Register                                         */
  __IM  uint32_t  PID7;                         /*!< (@ 0x00000FDC) CoreSight Register                                         */
  __IM  uint32_t  PID0;                         /*!< (@ 0x00000FE0) CoreSight Register                                         */
  __IM  uint32_t  PID1;                         /*!< (@ 0x00000FE4) CoreSight Register                                         */
  __IM  uint32_t  PID2;                         /*!< (@ 0x00000FE8) CoreSight Register                                         */
  __IM  uint32_t  PID3;                         /*!< (@ 0x00000FEC) CoreSight Register                                         */
  __IM  uint32_t  CID0;                         /*!< (@ 0x00000FF0) CoreSight Register                                         */
  __IM  uint32_t  CID1;                         /*!< (@ 0x00000FF4) CoreSight Register                                         */
  __IM  uint32_t  CID2;                         /*!< (@ 0x00000FF8) CoreSight Register                                         */
  __IM  uint32_t  CID3;                         /*!< (@ 0x00000FFC) CoreSight Register                                         */
} MTB_Type;                                     /*!< Size = 4096 (0x1000)                                                      */



/* =========================================================================================================================== */
/* ================                                            CGC                                            ================ */
/* =========================================================================================================================== */


/**
  * @brief Clock Generate Control (CGC)
  */

typedef struct {                                /*!< (@ 0x40020400) CGC Structure                                              */
  __IOM uint8_t   CMC;                          /*!< (@ 0x00000000) Clock operaton Mode Control Register                       */
  __IOM uint8_t   CSC;                          /*!< (@ 0x00000001) Clock operation Status Register                            */
  __IM  uint8_t   OSTC;                         /*!< (@ 0x00000002) Oscillation stabilization time counter status              */
  __IOM uint8_t   OSTS;                         /*!< (@ 0x00000003) Oscillation stabilization time select register             */
  __IOM uint8_t   CKC;                          /*!< (@ 0x00000004) System clock control register                              */
  __IOM uint8_t   LOCKCTL;                      /*!< (@ 0x00000005) Lockup Watchdog timer enable register                      */
  __IOM uint8_t   PRCR;                         /*!< (@ 0x00000006) Lockup Watchdog timer enable protect register              */
  __IM  uint8_t   RESERVED;
  __IOM uint8_t   WDTCFG0;                      /*!< (@ 0x00000008) WDT Configeration 0 register                               */
  __IOM uint8_t   WDTCFG1;                      /*!< (@ 0x00000009) WDT Configeration 1 register                               */
  __IOM uint8_t   WDTCFG2;                      /*!< (@ 0x0000000A) WDT Configeration 2 register                               */
  __IOM uint8_t   WDTCFG3;                      /*!< (@ 0x0000000B) WDT Configeration 3 register                               */
  __IM  uint8_t   RESERVED1[20];
  __IOM uint8_t   PER0;                         /*!< (@ 0x00000020) Peripheral enable register 0                               */
  __IM  uint8_t   RESERVED2[2];
  __IOM uint8_t   OSMC;                         /*!< (@ 0x00000023) Subsystem clock supply mode control register               */
  __IM  uint8_t   RESERVED3[1014];
  __IOM uint8_t   PER1;                         /*!< (@ 0x0000041A) Peripheral enable register 1                               */
  __IM  uint8_t   RESERVED4[5093];
  __IOM uint8_t   HIOTRM;                       /*!< (@ 0x00001800) High-speed on-chip oscillator trimming register            */
  __IM  uint8_t   RESERVED5[31];
  __IOM uint8_t   HOCODIV;                      /*!< (@ 0x00001820) High-speed on-chip oscillator frequency select
                                                                    register                                                   */
} CGC_Type;                                     /*!< Size = 6177 (0x1821)                                                      */



/* =========================================================================================================================== */
/* ================                                            RST                                            ================ */
/* =========================================================================================================================== */


/**
  * @brief Reset Function (RST)
  */

typedef struct {                                /*!< (@ 0x40020420) RST Structure                                              */
  __IM  uint8_t   RESERVED[32];
  __IM  uint8_t   RESF;                         /*!< (@ 0x00000020) Reset flag register                                        */
} RST_Type;                                     /*!< Size = 33 (0x21)                                                          */



/* =========================================================================================================================== */
/* ================                                            LVD                                            ================ */
/* =========================================================================================================================== */


/**
  * @brief Voltage detector (LVD)
  */

typedef struct {                                /*!< (@ 0x40020440) LVD Structure                                              */
  __IM  uint8_t   RESERVED;
  __IOM uint8_t   LVIM;                         /*!< (@ 0x00000001) Voltage detection register                                 */
  __IOM uint8_t   LVIS;                         /*!< (@ 0x00000002) Voltage detection level register                           */
} LVD_Type;                                     /*!< Size = 3 (0x3)                                                            */



/* =========================================================================================================================== */
/* ================                                           PORT                                            ================ */
/* =========================================================================================================================== */


/**
  * @brief Port functions (PORT)
  */

typedef struct {                                /*!< (@ 0x40040000) PORT Structure                                             */
  __IM  uint8_t   RESERVED[48];
  __IOM uint8_t   PU0;                          /*!< (@ 0x00000030) Pull-up resistor option register 0                         */
  __IOM uint8_t   PU1;                          /*!< (@ 0x00000031) Pull-up resistor option register 1                         */
  __IM  uint8_t   RESERVED1;
  __IOM uint8_t   PU3;                          /*!< (@ 0x00000033) Pull-up resistor option register 3                         */
  __IOM uint8_t   PU4;                          /*!< (@ 0x00000034) Pull-up resistor option register 4                         */
  __IOM uint8_t   PU5;                          /*!< (@ 0x00000035) Pull-up resistor option register 5                         */
  __IM  uint8_t   RESERVED2;
  __IOM uint8_t   PU7;                          /*!< (@ 0x00000037) Pull-up resistor option register 7                         */
  __IM  uint8_t   RESERVED3[4];
  __IOM uint8_t   PU12;                         /*!< (@ 0x0000003C) Pull-up resistor option register 12                        */
  __IOM uint8_t   PU13;                         /*!< (@ 0x0000003D) Pull-up resistor option register 13                        */
  __IOM uint8_t   PU14;                         /*!< (@ 0x0000003E) Pull-up resistor option register 14                        */
  __IM  uint8_t   RESERVED4;
  __IOM uint8_t   PIM0;                         /*!< (@ 0x00000040) Port input mode register 0                                 */
  __IOM uint8_t   PIM1;                         /*!< (@ 0x00000041) Port input mode register 1                                 */
  __IM  uint8_t   RESERVED5;
  __IOM uint8_t   PIM3;                         /*!< (@ 0x00000043) Port input mode register 3                                 */
  __IM  uint8_t   RESERVED6;
  __IOM uint8_t   PIM5;                         /*!< (@ 0x00000045) Port input mode register 5                                 */
  __IM  uint8_t   RESERVED7;
  __IOM uint8_t   PIM7;                         /*!< (@ 0x00000047) Port input mode register 7                                 */
  __IM  uint8_t   RESERVED8[8];
  __IOM uint8_t   POM0;                         /*!< (@ 0x00000050) Port output mode register 0                                */
  __IOM uint8_t   POM1;                         /*!< (@ 0x00000051) Port output mode register 1                                */
  __IM  uint8_t   RESERVED9;
  __IOM uint8_t   POM3;                         /*!< (@ 0x00000053) Port output mode register 3                                */
  __IM  uint8_t   RESERVED10;
  __IOM uint8_t   POM5;                         /*!< (@ 0x00000055) Port output mode register 5                                */
  __IM  uint8_t   RESERVED11;
  __IOM uint8_t   POM7;                         /*!< (@ 0x00000057) Port output mode register 7                                */
  __IM  uint8_t   RESERVED12[8];
  __IOM uint8_t   PMC0;                         /*!< (@ 0x00000060) Port mode control register 0                               */
  __IOM uint8_t   PMC1;                         /*!< (@ 0x00000061) Port mode control register 1                               */
  __IOM uint8_t   PMC2;                         /*!< (@ 0x00000062) Port mode control register 2                               */
  __IM  uint8_t   RESERVED13[9];
  __IOM uint8_t   PMC12;                        /*!< (@ 0x0000006C) Port mode control register 12                              */
  __IM  uint8_t   RESERVED14;
  __IOM uint8_t   PMC14;                        /*!< (@ 0x0000006E) Port mode control register 14                              */
  __IM  uint8_t   RESERVED15[657];
  __IOM uint8_t   P0;                           /*!< (@ 0x00000300) Port register 0                                            */
  __IOM uint8_t   P1;                           /*!< (@ 0x00000301) Port register 1                                            */
  __IOM uint8_t   P2;                           /*!< (@ 0x00000302) Port register 2                                            */
  __IOM uint8_t   P3;                           /*!< (@ 0x00000303) Port register 3                                            */
  __IOM uint8_t   P4;                           /*!< (@ 0x00000304) Port register 4                                            */
  __IOM uint8_t   P5;                           /*!< (@ 0x00000305) Port register 5                                            */
  __IOM uint8_t   P6;                           /*!< (@ 0x00000306) Port register 6                                            */
  __IOM uint8_t   P7;                           /*!< (@ 0x00000307) Port register 7                                            */
  __IM  uint8_t   RESERVED16[4];
  __IOM uint8_t   P12;                          /*!< (@ 0x0000030C) Port register 12                                           */
  __IOM uint8_t   P13;                          /*!< (@ 0x0000030D) Port register 13                                           */
  __IOM uint8_t   P14;                          /*!< (@ 0x0000030E) Port register 14                                           */
  __IM  uint8_t   RESERVED17[17];
  __IOM uint8_t   PM0;                          /*!< (@ 0x00000320) Port mode register 0                                       */
  __IOM uint8_t   PM1;                          /*!< (@ 0x00000321) Port mode register 1                                       */
  __IOM uint8_t   PM2;                          /*!< (@ 0x00000322) Port mode register 2                                       */
  __IOM uint8_t   PM3;                          /*!< (@ 0x00000323) Port mode register 3                                       */
  __IOM uint8_t   PM4;                          /*!< (@ 0x00000324) Port mode register 4                                       */
  __IOM uint8_t   PM5;                          /*!< (@ 0x00000325) Port mode register 5                                       */
  __IOM uint8_t   PM6;                          /*!< (@ 0x00000326) Port mode register 6                                       */
  __IOM uint8_t   PM7;                          /*!< (@ 0x00000327) Port mode register 7                                       */
  __IM  uint8_t   RESERVED18[4];
  __IOM uint8_t   PM12;                         /*!< (@ 0x0000032C) Port mode register 12                                      */
  __IOM uint8_t   PM13;                         /*!< (@ 0x0000032D) Port mode register 13                                      */
  __IOM uint8_t   PM14;                         /*!< (@ 0x0000032E) Port mode register 14                                      */
  __IM  uint8_t   RESERVED19[1350];
  __IOM uint8_t   PIOR2;                        /*!< (@ 0x00000875) Peripheral I/O redirection register 2                      */
  __IM  uint8_t   RESERVED20;
  __IOM uint8_t   PIOR0;                        /*!< (@ 0x00000877) Peripheral I/O redirection register 0                      */
  __IM  uint8_t   RESERVED21;
  __IOM uint8_t   PIOR1;                        /*!< (@ 0x00000879) Peripheral I/O redirection register 1                      */
  __IM  uint8_t   RESERVED22;
  __IOM uint8_t   PMS;                          /*!< (@ 0x0000087B) Port mode select register                                  */
  __IOM uint8_t   PIOR3;                        /*!< (@ 0x0000087C) Peripheral I/O redirection register 3                      */
  __IOM uint8_t   GDIDIS;                       /*!< (@ 0x0000087D) Global digital input disable register                      */
} PORT_Type;                                    /*!< Size = 2174 (0x87e)                                                       */



/* =========================================================================================================================== */
/* ================                                            DIV                                            ================ */
/* =========================================================================================================================== */


/**
  * @brief Hardware divider (DIV)
  */

typedef struct {                                /*!< (@ 0x40080000) DIV Structure                                              */
  __IOM uint32_t  DIVIDEND;                     /*!< (@ 0x00000000) Dividend register                                          */
  __IOM uint32_t  DIVISOR;                      /*!< (@ 0x00000004) Divisor register                                           */
  __IM  uint32_t  QUOTIENT;                     /*!< (@ 0x00000008) Quotient register                                          */
  __IM  uint32_t  REMAINDER;                    /*!< (@ 0x0000000C) Remainder register                                         */
  __IM  uint32_t  STATUS;                       /*!< (@ 0x00000010) Status register                                            */
} DIV_Type;                                     /*!< Size = 20 (0x14)                                                          */



/* =========================================================================================================================== */
/* ================                                           TM40                                            ================ */
/* =========================================================================================================================== */


/**
  * @brief General Purpose Timer 4 (TM40)
  */

typedef struct {                                /*!< (@ 0x40041D80) TM40 Structure                                             */
  __IM  uint16_t  TCR00;                        /*!< (@ 0x00000000) Timer count register 00                                    */
  __IM  uint16_t  TCR01;                        /*!< (@ 0x00000002) Timer count register 01                                    */
  __IM  uint16_t  TCR02;                        /*!< (@ 0x00000004) Timer count register 02                                    */
  __IM  uint16_t  TCR03;                        /*!< (@ 0x00000006) Timer count register 03                                    */
  __IM  uint16_t  RESERVED[4];
  __IOM uint16_t  TMR00;                        /*!< (@ 0x00000010) Timer mode register mn                                     */
  __IOM uint16_t  TMR01;                        /*!< (@ 0x00000012) Timer mode register mn                                     */
  __IOM uint16_t  TMR02;                        /*!< (@ 0x00000014) Timer mode register mn                                     */
  __IOM uint16_t  TMR03;                        /*!< (@ 0x00000016) Timer mode register mn                                     */
  __IM  uint16_t  RESERVED1[4];
  __IM  uint16_t  TSR00;                        /*!< (@ 0x00000020) Timer status register mn                                   */
  __IM  uint16_t  TSR01;                        /*!< (@ 0x00000022) Timer status register mn                                   */
  __IM  uint16_t  TSR02;                        /*!< (@ 0x00000024) Timer status register mn                                   */
  __IM  uint16_t  TSR03;                        /*!< (@ 0x00000026) Timer status register mn                                   */
  __IM  uint16_t  RESERVED2[4];
  __IM  uint16_t  TE0;                          /*!< (@ 0x00000030) Timer channel enable status register m                     */
  __IOM uint16_t  TS0;                          /*!< (@ 0x00000032) Timer channel start register 0                             */
  __IOM uint16_t  TT0;                          /*!< (@ 0x00000034) Timer channel stop register 0                              */
  __IOM uint16_t  TPS0;                         /*!< (@ 0x00000036) Timer clock select register 0                              */
  __IOM uint16_t  TO0;                          /*!< (@ 0x00000038) Timer output register 0                                    */
  __IOM uint16_t  TOE0;                         /*!< (@ 0x0000003A) Timer output enable register 0                             */
  __IOM uint16_t  TOL0;                         /*!< (@ 0x0000003C) Timer output level register 0                              */
  __IOM uint16_t  TOM0;                         /*!< (@ 0x0000003E) Timer output mode register 0                               */
  __IM  uint16_t  RESERVED3[172];
  __IOM uint16_t  TDR00;                        /*!< (@ 0x00000198) Timer data register 00                                     */
  
  union {
    __IOM uint16_t TDR01;                       /*!< (@ 0x0000019A) Timer data register 01                                     */
    
    struct {
      __IOM uint8_t TDR01L;                     /*!< (@ 0x0000019A) Timer data lower register 01                               */
      __IOM uint8_t TDR01H;                     /*!< (@ 0x0000019B) Timer data higher register 01                              */
    };
  };
  __IM  uint16_t  RESERVED4[36];
  __IOM uint16_t  TDR02;                        /*!< (@ 0x000001E4) Timer data register 02                                     */
  
  union {
    __IOM uint16_t TDR03;                       /*!< (@ 0x000001E6) Timer data register 03                                     */
    
    struct {
      __IOM uint8_t TDR03L;                     /*!< (@ 0x000001E6) Timer data lower register 03                               */
      __IOM uint8_t TDR03H;                     /*!< (@ 0x000001E7) Timer data higher register 03                              */
    };
  };
} TM40_Type;                                    /*!< Size = 488 (0x1e8)                                                        */



/* =========================================================================================================================== */
/* ================                                            TMA                                            ================ */
/* =========================================================================================================================== */


/**
  * @brief General Purpose Timer A (TMA)
  */

typedef struct {                                /*!< (@ 0x40042240) TMA Structure                                              */
  __IOM uint8_t   TACR0;                        /*!< (@ 0x00000000) Timer control register 0                                   */
  __IOM uint8_t   TAIOC0;                       /*!< (@ 0x00000001) Timer I/O control register 0                               */
  __IOM uint8_t   TAMR0;                        /*!< (@ 0x00000002) Timer mode register 0                                      */
  __IOM uint8_t   TAISR0;                       /*!< (@ 0x00000003) Timer event pin select register 0                          */
  __IM  uint16_t  RESERVED[94];
  __IOM uint16_t  TA0;                          /*!< (@ 0x000000C0) Timer counter register 0                                   */
} TMA_Type;                                     /*!< Size = 194 (0xc2)                                                         */



/* =========================================================================================================================== */
/* ================                                            TMB                                            ================ */
/* =========================================================================================================================== */


/**
  * @brief General Purpose Timer B (TMB)
  */

typedef struct {                                /*!< (@ 0x40042650) TMB Structure                                              */
  __IOM uint8_t   TBMR;                         /*!< (@ 0x00000000) Timer mode register                                        */
  __IOM uint8_t   TBCNTC;                       /*!< (@ 0x00000001) Timer count control register                               */
  __IOM uint8_t   TBCR;                         /*!< (@ 0x00000002) Timer control register                                     */
  __IOM uint8_t   TBIER;                        /*!< (@ 0x00000003) Timer interrupt enable register                            */
  __IOM uint8_t   TBSR;                         /*!< (@ 0x00000004) Timer status enable register                               */
  __IOM uint8_t   TBIOR;                        /*!< (@ 0x00000005) Timer I/O control register                                 */
  __IOM uint16_t  TB;                           /*!< (@ 0x00000006) Timer counter register                                     */
  __IOM uint16_t  TBGRA;                        /*!< (@ 0x00000008) Timer general register A                                   */
  __IOM uint16_t  TBGRB;                        /*!< (@ 0x0000000A) Timer general register B                                   */
  __IOM uint16_t  TBGRC;                        /*!< (@ 0x0000000C) Timer general register C                                   */
  __IOM uint16_t  TBGRD;                        /*!< (@ 0x0000000E) Timer general register D                                   */
} TMB_Type;                                     /*!< Size = 16 (0x10)                                                          */



/* =========================================================================================================================== */
/* ================                                            TMC                                            ================ */
/* =========================================================================================================================== */


/**
  * @brief General Purpose Timer C (TMC)
  */

typedef struct {                                /*!< (@ 0x40042C50) TMC Structure                                              */
  __IOM uint16_t  TC;                           /*!< (@ 0x00000000) Timer counter register                                     */
  __IOM uint16_t  TCBUF;                        /*!< (@ 0x00000002) Timer count buffer register                                */
  __IOM uint8_t   TCCR1;                        /*!< (@ 0x00000004) Timer control register 1                                   */
  __IOM uint8_t   TCCR2;                        /*!< (@ 0x00000005) Timer control register 2                                   */
  __IOM uint8_t   TCSR;                         /*!< (@ 0x00000006) Timer status register                                      */
  __IM  uint8_t   RESERVED;
  __IM  uint16_t  RESERVED1;
} TMC_Type;                                     /*!< Size = 10 (0xa)                                                           */



/* =========================================================================================================================== */
/* ================                                            TMM                                            ================ */
/* =========================================================================================================================== */


/**
  * @brief BLDC Motor control Timer M (TMM)
  */

typedef struct {                                /*!< (@ 0x40042A60) TMM Structure                                              */
  __IOM uint8_t   TMELC;                        /*!< (@ 0x00000000) Timer ELC register                                         */
  __IM  uint8_t   RESERVED[2];
  __IOM uint8_t   TMSTR;                        /*!< (@ 0x00000003) Timer start register                                       */
  __IOM uint8_t   TMMR;                         /*!< (@ 0x00000004) Timer mode register                                        */
  __IOM uint8_t   TMPMR;                        /*!< (@ 0x00000005) PWM function select register                               */
  __IOM uint8_t   TMFCR;                        /*!< (@ 0x00000006) Timer function control register                            */
  __IOM uint8_t   TMOER1;                       /*!< (@ 0x00000007) Timer output master enable register 1                      */
  __IOM uint8_t   TMOER2;                       /*!< (@ 0x00000008) Timer output master enable register 2                      */
  __IOM uint8_t   TMOCR;                        /*!< (@ 0x00000009) Timer output control register                              */
  __IOM uint8_t   TMDF0;                        /*!< (@ 0x0000000A) Digital filter function select register 0                  */
  __IOM uint8_t   TMDF1;                        /*!< (@ 0x0000000B) Digital filter function select register 1                  */
  __IM  uint16_t  RESERVED1[2];
  __IOM uint8_t   TMCR0;                        /*!< (@ 0x00000010) Timer control register 0                                   */
  __IOM uint8_t   TMIORA0;                      /*!< (@ 0x00000011) Timer I/O control register A0                              */
  __IOM uint8_t   TMIORC0;                      /*!< (@ 0x00000012) Timer I/O control register C0                              */
  __IOM uint8_t   TMSR0;                        /*!< (@ 0x00000013) Timer status register 0                                    */
  __IOM uint8_t   TMIER0;                       /*!< (@ 0x00000014) Timer interrupt enable register 0                          */
  __IOM uint8_t   TMPOCR0;                      /*!< (@ 0x00000015) PWM output level control register 0                        */
  __IOM uint16_t  TM0;                          /*!< (@ 0x00000016) Timer M counter 0                                          */
  __IOM uint16_t  TMGRA0;                       /*!< (@ 0x00000018) Timer M general register A0                                */
  __IOM uint16_t  TMGRB0;                       /*!< (@ 0x0000001A) Timer M general register B0                                */
  __IM  uint16_t  RESERVED2[2];
  __IOM uint8_t   TMCR1;                        /*!< (@ 0x00000020) Timer control register 1                                   */
  __IOM uint8_t   TMIORA1;                      /*!< (@ 0x00000021) Timer I/O control register A1                              */
  __IOM uint8_t   TMIORC1;                      /*!< (@ 0x00000022) Timer I/O control register C1                              */
  __IOM uint8_t   TMSR1;                        /*!< (@ 0x00000023) Timer status register 1                                    */
  __IOM uint8_t   TMIER1;                       /*!< (@ 0x00000024) Timer interrupt enable register 1                          */
  __IOM uint8_t   TMPOCR1;                      /*!< (@ 0x00000025) PWM output level control register 1                        */
  __IOM uint16_t  TM1;                          /*!< (@ 0x00000026) Timer M counter 1                                          */
  __IOM uint16_t  TMGRA1;                       /*!< (@ 0x00000028) Timer M general register A1                                */
  __IOM uint16_t  TMGRB1;                       /*!< (@ 0x0000002A) Timer M general register B1                                */
  __IM  uint16_t  RESERVED3[102];
  __IOM uint16_t  TMGRC0;                       /*!< (@ 0x000000F8) Timer M general register C0                                */
  __IOM uint16_t  TMGRD0;                       /*!< (@ 0x000000FA) Timer M general register D0                                */
  __IOM uint16_t  TMGRC1;                       /*!< (@ 0x000000FC) Timer M general register C1                                */
  __IOM uint16_t  TMGRD1;                       /*!< (@ 0x000000FE) Timer M general register D1                                */
  __IM  uint16_t  RESERVED4[2172];
  __IOM uint8_t   OPCTL0;                       /*!< (@ 0x000011F8) PWMOPA control register 0                                  */
  __IOM uint8_t   OPDF0;                        /*!< (@ 0x000011F9) PWMOPA cutoff control register 0                           */
  __IOM uint8_t   OPDF1;                        /*!< (@ 0x000011FA) PWMOPA cutoff control register 1                           */
  __IOM uint8_t   OPEDGE;                       /*!< (@ 0x000011FB) PWMOPA edge selection register                             */
  __IM  uint8_t   OPSR;                         /*!< (@ 0x000011FC) PWMOPA status register                                     */
  __IM  uint8_t   RESERVED5;
  __IM  uint16_t  RESERVED6;
} TMM_Type;                                     /*!< Size = 4608 (0x1200)                                                      */



/* =========================================================================================================================== */
/* ================                                            RTC                                            ================ */
/* =========================================================================================================================== */


/**
  * @brief Real-Time clock (RTC)
  */

typedef struct {                                /*!< (@ 0x40044F00) RTC Structure                                              */
  __IM  uint16_t  RESERVED[26];
  __IOM uint16_t  SUBCUD;                       /*!< (@ 0x00000034) Watch error correction register                            */
  __IM  uint16_t  RESERVED1[13];
  __IOM uint16_t  ITMC;                         /*!< (@ 0x00000050) 15-bit interval timer control register                     */
  __IOM uint8_t   SEC;                          /*!< (@ 0x00000052) Second count register                                      */
  __IOM uint8_t   MIN;                          /*!< (@ 0x00000053) Minute count register                                      */
  __IOM uint8_t   HOUR;                         /*!< (@ 0x00000054) Hour count register                                        */
  __IOM uint8_t   WEEK;                         /*!< (@ 0x00000055) Week count register                                        */
  __IOM uint8_t   DAY;                          /*!< (@ 0x00000056) Day count register                                         */
  __IOM uint8_t   MONTH;                        /*!< (@ 0x00000057) Month count register                                       */
  __IOM uint8_t   YEAR;                         /*!< (@ 0x00000058) Year count register                                        */
  __IM  uint8_t   RESERVED2;
  __IOM uint8_t   ALARMWM;                      /*!< (@ 0x0000005A) Alarm minute register                                      */
  __IOM uint8_t   ALARMWH;                      /*!< (@ 0x0000005B) Alarm hour register                                        */
  __IOM uint8_t   ALARMWW;                      /*!< (@ 0x0000005C) Alarm week register                                        */
  __IOM uint8_t   RTCC0;                        /*!< (@ 0x0000005D) Real-time clock control register 0                         */
  __IOM uint8_t   RTCC1;                        /*!< (@ 0x0000005E) Real-time clock control register 1                         */
  __IM  uint8_t   RESERVED3;
  __IM  uint16_t  RESERVED4;
} RTC_Type;                                     /*!< Size = 98 (0x62)                                                          */



/* =========================================================================================================================== */
/* ================                                           PCBZ                                            ================ */
/* =========================================================================================================================== */


/**
  * @brief Clock/Buzzer output controller (PCBZ)
  */

typedef struct {                                /*!< (@ 0x40040FA0) PCBZ Structure                                             */
  __IM  uint8_t   RESERVED[5];
  __IOM uint8_t   CKS0;                         /*!< (@ 0x00000005) Clock output select registers 0                            */
  __IOM uint8_t   CKS1;                         /*!< (@ 0x00000006) Clock output select registers 1                            */
} PCBZ_Type;                                    /*!< Size = 7 (0x7)                                                            */



/* =========================================================================================================================== */
/* ================                                            WDT                                            ================ */
/* =========================================================================================================================== */


/**
  * @brief Watchdog Timer with window (WDT)
  */

typedef struct {                                /*!< (@ 0x40021000) WDT Structure                                              */
  __IM  uint8_t   RESERVED;
  __IOM uint8_t   WDTE;                         /*!< (@ 0x00000001) Watchdog timer enable register                             */
} WDT_Type;                                     /*!< Size = 2 (0x2)                                                            */



/* =========================================================================================================================== */
/* ================                                            ADC                                            ================ */
/* =========================================================================================================================== */


/**
  * @brief A/D Converter (ADC)
  */

typedef struct {                                /*!< (@ 0x40045000) ADC Structure                                              */
  __IOM uint8_t   ADM0;                         /*!< (@ 0x00000000) A/D mode register 0                                        */
  __IM  uint8_t   RESERVED;
  __IOM uint8_t   ADM1;                         /*!< (@ 0x00000002) A/D mode register 1                                        */
  __IM  uint8_t   RESERVED1;
  __IOM uint8_t   ADM2;                         /*!< (@ 0x00000004) A/D mode register 2                                        */
  __IM  uint8_t   RESERVED2;
  __IOM uint8_t   ADTRG;                        /*!< (@ 0x00000006) A/D mode register 2                                        */
  __IM  uint8_t   RESERVED3;
  __IOM uint8_t   ADS;                          /*!< (@ 0x00000008) Analog input channel specification register                */
  __IM  uint8_t   RESERVED4;
  __IOM uint8_t   ADLL;                         /*!< (@ 0x0000000A) Conversion result comparison lower limit setting
                                                                    register                                                   */
  __IOM uint8_t   ADUL;                         /*!< (@ 0x0000000B) Conversion result comparison upper limit setting
                                                                    register                                                   */
  __IOM uint8_t   ADNSMP;                       /*!< (@ 0x0000000C) A/D sampling time control register                         */
  __IM  uint8_t   RESERVED5;
  
  union {
    __IOM uint16_t ADCR;                        /*!< (@ 0x0000000E) 12-bit A/D conversion result register                      */
    
    struct {
      __IM  uint8_t RESERVED6;
      __IOM uint8_t ADCRH;                      /*!< (@ 0x0000000F) Higher 8-bit A/D conversion result register                */
    };
  };
  __IOM uint8_t   ADTES;                        /*!< (@ 0x00000010) A/D test register                                          */
  __IOM uint8_t   ADNDIS;                       /*!< (@ 0x00000011) A/D charge/discharge control register                      */
  __IM  uint16_t  RESERVED7;
  __IM  uint8_t   RESERVED8;
  __IOM uint8_t   ADSMPWAIT;                    /*!< (@ 0x00000015) A/D sampling wait control register                         */
  __IOM uint8_t   ADFLG;                        /*!< (@ 0x00000016) A/D flag register                                          */
  __IM  uint8_t   RESERVED9;
  __IM  uint16_t  RESERVED10;
} ADC_Type;                                     /*!< Size = 26 (0x1a)                                                          */



/* =========================================================================================================================== */
/* ================                                            DAC                                            ================ */
/* =========================================================================================================================== */


/**
  * @brief D/A Converter (DAC)
  */

typedef struct {                                /*!< (@ 0x40044700) DAC Structure                                              */
  __IM  uint8_t   RESERVED[52];
  __IOM uint8_t   DACS0;                        /*!< (@ 0x00000034) D/A conversion value setting register 0                    */
  __IOM uint8_t   DACS1;                        /*!< (@ 0x00000035) D/A conversion value setting register 1                    */
  __IOM uint8_t   DAM;                          /*!< (@ 0x00000036) D/A conversion mode register                               */
} DAC_Type;                                     /*!< Size = 55 (0x37)                                                          */



/* =========================================================================================================================== */
/* ================                                            CMP                                            ================ */
/* =========================================================================================================================== */


/**
  * @brief Comparator (CMP)
  */

typedef struct {                                /*!< (@ 0x40043840) CMP Structure                                              */
  __IOM uint8_t   COMPMDR;                      /*!< (@ 0x00000000) Comparator mode setting register                           */
  __IOM uint8_t   COMPFIR;                      /*!< (@ 0x00000001) Comparator filter control register                         */
  __IOM uint8_t   COMPOCR;                      /*!< (@ 0x00000002) Comparator output control register                         */
  __IOM uint8_t   CVRCTL;                       /*!< (@ 0x00000003) Comparator internal reference voltage control
                                                                    register                                                   */
  __IOM uint8_t   C0RVM;                        /*!< (@ 0x00000004) Comparator internal reference voltage select
                                                                    register 0                                                 */
  __IOM uint8_t   C1RVM;                        /*!< (@ 0x00000005) Comparator internal reference voltage select
                                                                    register 1                                                 */
  __IM  uint8_t   RESERVED[4];
  __IOM uint8_t   CMPSEL0;                      /*!< (@ 0x0000000A) Comparator 0 input signal selection control register       */
  __IOM uint8_t   CMPSEL1;                      /*!< (@ 0x0000000B) Comparator 1 input signal selection control register       */
} CMP_Type;                                     /*!< Size = 12 (0xc)                                                           */



/* =========================================================================================================================== */
/* ================                                            PGA                                            ================ */
/* =========================================================================================================================== */


/**
  * @brief Programmable Gain Amplifier (PGA)
  */

typedef struct {                                /*!< (@ 0x40043840) PGA Structure                                              */
  __IM  uint8_t   RESERVED[6];
  __IOM uint8_t   PGA0CTL;                      /*!< (@ 0x00000006) PGA 0 control register                                     */
  __IOM uint8_t   PGA1CTL;                      /*!< (@ 0x00000007) PGA 1 control register                                     */
} PGA_Type;                                     /*!< Size = 8 (0x8)                                                            */



/* =========================================================================================================================== */
/* ================                                           SCI0                                            ================ */
/* =========================================================================================================================== */


/**
  * @brief Serial Communication Interface 0 with UART, SPI and simplified I2C supported (SCI0)
  */

typedef struct {                                /*!< (@ 0x40041100) SCI0 Structure                                             */
  __IM  uint16_t  SSR00;                        /*!< (@ 0x00000000) Serial status register mn                                  */
  __IM  uint16_t  SSR01;                        /*!< (@ 0x00000002) Serial status register mn                                  */
  __IM  uint16_t  SSR02;                        /*!< (@ 0x00000004) Serial status register mn                                  */
  __IM  uint16_t  SSR03;                        /*!< (@ 0x00000006) Serial status register mn                                  */
  __IOM uint16_t  SIR00;                        /*!< (@ 0x00000008) Serial flag clear trigger register mn                      */
  __IOM uint16_t  SIR01;                        /*!< (@ 0x0000000A) Serial flag clear trigger register mn                      */
  __IOM uint16_t  SIR02;                        /*!< (@ 0x0000000C) Serial flag clear trigger register mn                      */
  __IOM uint16_t  SIR03;                        /*!< (@ 0x0000000E) Serial flag clear trigger register mn                      */
  __IOM uint16_t  SMR00;                        /*!< (@ 0x00000010) Serial mode register mn                                    */
  __IOM uint16_t  SMR01;                        /*!< (@ 0x00000012) Serial mode register mn                                    */
  __IOM uint16_t  SMR02;                        /*!< (@ 0x00000014) Serial mode register mn                                    */
  __IOM uint16_t  SMR03;                        /*!< (@ 0x00000016) Serial mode register mn                                    */
  __IOM uint16_t  SCR00;                        /*!< (@ 0x00000018) Serial communication operation setting register
                                                                    mn                                                         */
  __IOM uint16_t  SCR01;                        /*!< (@ 0x0000001A) Serial communication operation setting register
                                                                    mn                                                         */
  __IOM uint16_t  SCR02;                        /*!< (@ 0x0000001C) Serial communication operation setting register
                                                                    mn                                                         */
  __IOM uint16_t  SCR03;                        /*!< (@ 0x0000001E) Serial communication operation setting register
                                                                    mn                                                         */
  __IM  uint16_t  SE0;                          /*!< (@ 0x00000020) Serial channel enable status register m                    */
  __IOM uint16_t  SS0;                          /*!< (@ 0x00000022) Serial channel start register 0                            */
  __IOM uint16_t  ST0;                          /*!< (@ 0x00000024) Serial channel stop register 0                             */
  __IOM uint16_t  SPS0;                         /*!< (@ 0x00000026) Serial clock select register 0                             */
  __IOM uint16_t  SO0;                          /*!< (@ 0x00000028) Serial output register 0                                   */
  __IOM uint16_t  SOE0;                         /*!< (@ 0x0000002A) Serial output enable register 0                            */
  __IM  uint16_t  RESERVED[4];
  __IOM uint16_t  SOL0;                         /*!< (@ 0x00000034) Serial output level register 0                             */
  __IM  uint16_t  RESERVED1[237];
  
  union {
    __IOM uint16_t SDR00;                       /*!< (@ 0x00000210) Serial data register 00                                    */
    __IOM uint8_t SIO00;                        /*!< (@ 0x00000210) SPI data register                                          */
    __IOM uint8_t TXD0;                         /*!< (@ 0x00000210) UART transmit data register                                */
  };
  
  union {
    __IOM uint16_t SDR01;                       /*!< (@ 0x00000212) Serial data register 01                                    */
    __IOM uint8_t SIO01;                        /*!< (@ 0x00000212) SPI data register                                          */
    __IOM uint8_t RXD0;                         /*!< (@ 0x00000212) UART receive data register                                 */
  };
  __IM  uint16_t  RESERVED2[24];
  
  union {
    __IOM uint16_t SDR02;                       /*!< (@ 0x00000244) Serial data register 02                                    */
    __IOM uint8_t SIO10;                        /*!< (@ 0x00000244) SPI data register                                          */
    __IOM uint8_t TXD1;                         /*!< (@ 0x00000244) UART transmit data register                                */
  };
  
  union {
    __IOM uint16_t SDR03;                       /*!< (@ 0x00000246) Serial data register 03                                    */
    __IOM uint8_t SIO11;                        /*!< (@ 0x00000246) SPI data register                                          */
    __IOM uint8_t RXD1;                         /*!< (@ 0x00000246) UART receive data register                                 */
  };
} SCI0_Type;                                    /*!< Size = 584 (0x248)                                                        */



/* =========================================================================================================================== */
/* ================                                           SCI1                                            ================ */
/* =========================================================================================================================== */


/**
  * @brief Serial Communication Interface 1 with UART, SPI and simplified I2C supported (SCI1)
  */

typedef struct {                                /*!< (@ 0x40041540) SCI1 Structure                                             */
  __IM  uint16_t  SSR10;                        /*!< (@ 0x00000000) Serial status register mn                                  */
  __IM  uint16_t  SSR11;                        /*!< (@ 0x00000002) Serial status register mn                                  */
  __IM  uint16_t  RESERVED[2];
  __IOM uint16_t  SIR10;                        /*!< (@ 0x00000008) Serial flag clear trigger register mn                      */
  __IOM uint16_t  SIR11;                        /*!< (@ 0x0000000A) Serial flag clear trigger register mn                      */
  __IM  uint16_t  RESERVED1[2];
  __IOM uint16_t  SMR10;                        /*!< (@ 0x00000010) Serial mode register mn                                    */
  __IOM uint16_t  SMR11;                        /*!< (@ 0x00000012) Serial mode register mn                                    */
  __IM  uint16_t  RESERVED2[2];
  __IOM uint16_t  SCR10;                        /*!< (@ 0x00000018) Serial communication operation setting register
                                                                    mn                                                         */
  __IOM uint16_t  SCR11;                        /*!< (@ 0x0000001A) Serial communication operation setting register
                                                                    mn                                                         */
  __IM  uint16_t  RESERVED3[2];
  __IM  uint16_t  SE1;                          /*!< (@ 0x00000020) Serial channel enable status register 1                    */
  __IOM uint16_t  SS1;                          /*!< (@ 0x00000022) Serial channel start register 1                            */
  __IOM uint16_t  ST1;                          /*!< (@ 0x00000024) Serial channel stop register 1                             */
  __IOM uint16_t  SPS1;                         /*!< (@ 0x00000026) Serial clock select register 1                             */
  __IOM uint16_t  SO1;                          /*!< (@ 0x00000028) Serial output register 1                                   */
  __IOM uint16_t  SOE1;                         /*!< (@ 0x0000002A) Serial output enable register 1                            */
  __IM  uint16_t  RESERVED4[4];
  __IOM uint16_t  SOL1;                         /*!< (@ 0x00000034) Serial output level register 1                             */
  __IM  uint16_t  RESERVED5[233];
  
  union {
    __IOM uint16_t SDR10;                       /*!< (@ 0x00000208) Serial data register 10                                    */
    __IOM uint8_t SIO20;                        /*!< (@ 0x00000208) SPI data register                                          */
    __IOM uint8_t TXD2;                         /*!< (@ 0x00000208) UART transmit data register                                */
  };
  
  union {
    __IOM uint16_t SDR11;                       /*!< (@ 0x0000020A) Serial data register 11                                    */
    __IOM uint8_t SIO21;                        /*!< (@ 0x0000020A) SPI data register                                          */
    __IOM uint8_t RXD2;                         /*!< (@ 0x0000020A) UART receive data register                                 */
  };
} SCI1_Type;                                    /*!< Size = 524 (0x20c)                                                        */



/* =========================================================================================================================== */
/* ================                                           IICA                                            ================ */
/* =========================================================================================================================== */


/**
  * @brief Serial Interface I2C with multimaster and wakeup supported (IICA)
  */

typedef struct {                                /*!< (@ 0x40041A30) IICA Structure                                             */
  __IOM uint8_t   IICCTL00;                     /*!< (@ 0x00000000) IICA control register 0                                    */
  __IOM uint8_t   IICCTL01;                     /*!< (@ 0x00000001) IICA control register 0                                    */
  __IOM uint8_t   IICWL0;                       /*!< (@ 0x00000002) IICA low-level width setting register 0                    */
  __IOM uint8_t   IICWH0;                       /*!< (@ 0x00000003) IICA high-level width setting register 0                   */
  __IOM uint8_t   SVA0;                         /*!< (@ 0x00000004) Slave address register 0                                   */
  __IM  uint8_t   RESERVED[283];
  __IOM uint8_t   IICA0;                        /*!< (@ 0x00000120) IICA shift register 0                                      */
  __IM  uint8_t   IICS0;                        /*!< (@ 0x00000121) IICA status register 0                                     */
  __IOM uint8_t   IICF0;                        /*!< (@ 0x00000122) IICA flag register 0                                       */
} IICA_Type;                                    /*!< Size = 291 (0x123)                                                        */



/* =========================================================================================================================== */
/* ================                                           IRDA                                            ================ */
/* =========================================================================================================================== */


/**
  * @brief IrDA communication module based on Infrared Data Association stardard 1.0 (IRDA)
  */

typedef struct {                                /*!< (@ 0x400440A0) IRDA Structure                                             */
  __IOM uint8_t   IRCR;                         /*!< (@ 0x00000000) IrDA control register                                      */
} IRDA_Type;                                    /*!< Size = 1 (0x1)                                                            */



/* =========================================================================================================================== */
/* ================                                            DMA                                            ================ */
/* =========================================================================================================================== */


/**
  * @brief Enhanced DMA Controller (DMA)
  */

typedef struct {                                /*!< (@ 0x40005000) DMA Structure                                              */
  __IOM uint8_t   DMAEN0;                       /*!< (@ 0x00000000) DMA activation enable register 0                           */
  __IOM uint8_t   DMAEN1;                       /*!< (@ 0x00000001) DMA activation enable register 1                           */
  __IOM uint8_t   DMAEN2;                       /*!< (@ 0x00000002) DMA activation enable register 2                           */
  __IOM uint8_t   DMAEN3;                       /*!< (@ 0x00000003) DMA activation enable register 3                           */
  __IOM uint8_t   DMAEN4;                       /*!< (@ 0x00000004) DMA activation enable register 4                           */
  __IM  uint8_t   RESERVED;
  __IM  uint16_t  RESERVED1;
  __IOM uint32_t  DMABAR;                       /*!< (@ 0x00000008) DMA base address register                                  */
  __IOM uint32_t  IFPRCR;                       /*!< (@ 0x0000000C) DMA Trigger Protect register                               */
  __IOM uint8_t   DMAIF0;                       /*!< (@ 0x00000010) DMA Trigger enable register 0                              */
  __IOM uint8_t   DMAIF1;                       /*!< (@ 0x00000011) DMA Trigger enable register 1                              */
  __IOM uint8_t   DMAIF2;                       /*!< (@ 0x00000012) DMA Trigger enable register 2                              */
  __IOM uint8_t   DMAIF3;                       /*!< (@ 0x00000013) DMA Trigger enable register 3                              */
  __IOM uint8_t   DMAIF4;                       /*!< (@ 0x00000014) DMA Trigger enable register 4                              */
  __IM  uint8_t   RESERVED2;
  __IM  uint16_t  RESERVED3;
} DMA_Type;                                     /*!< Size = 24 (0x18)                                                          */



/* =========================================================================================================================== */
/* ================                                          DMAVEC                                           ================ */
/* =========================================================================================================================== */


/**
  * @brief DMA Vector and Control Data Area (DMAVEC)
  */

typedef struct {                                /*!< (@ 0x20000000) DMAVEC Structure                                           */
  __IOM uint8_t   VEC[64];                      /*!< (@ 0x00000000) DMA vector area                                            */
  __IOM DMAVEC_CTRL_Type CTRL[40];              /*!< (@ 0x00000040) DMA control data area                                      */
} DMAVEC_Type;                                  /*!< Size = 704 (0x2c0)                                                        */



/* =========================================================================================================================== */
/* ================                                            ELC                                            ================ */
/* =========================================================================================================================== */


/**
  * @brief Event Link Controller (ELC)
  */

typedef struct {                                /*!< (@ 0x40043400) ELC Structure                                              */
  __IOM uint8_t   ELSELR00;                     /*!< (@ 0x00000000) Event output destination select register 00                */
  __IOM uint8_t   ELSELR01;                     /*!< (@ 0x00000001) Event output destination select register 01                */
  __IOM uint8_t   ELSELR02;                     /*!< (@ 0x00000002) Event output destination select register 02                */
  __IOM uint8_t   ELSELR03;                     /*!< (@ 0x00000003) Event output destination select register 03                */
  __IOM uint8_t   ELSELR04;                     /*!< (@ 0x00000004) Event output destination select register 04                */
  __IOM uint8_t   ELSELR05;                     /*!< (@ 0x00000005) Event output destination select register 05                */
  __IOM uint8_t   ELSELR06;                     /*!< (@ 0x00000006) Event output destination select register 06                */
  __IOM uint8_t   ELSELR07;                     /*!< (@ 0x00000007) Event output destination select register 07                */
  __IOM uint8_t   ELSELR08;                     /*!< (@ 0x00000008) Event output destination select register 08                */
  __IOM uint8_t   ELSELR09;                     /*!< (@ 0x00000009) Event output destination select register 09                */
  __IOM uint8_t   ELSELR10;                     /*!< (@ 0x0000000A) Event output destination select register 10                */
  __IOM uint8_t   ELSELR11;                     /*!< (@ 0x0000000B) Event output destination select register 11                */
  __IOM uint8_t   ELSELR12;                     /*!< (@ 0x0000000C) Event output destination select register 12                */
  __IOM uint8_t   ELSELR13;                     /*!< (@ 0x0000000D) Event output destination select register 13                */
  __IOM uint8_t   ELSELR14;                     /*!< (@ 0x0000000E) Event output destination select register 14                */
  __IOM uint8_t   ELSELR15;                     /*!< (@ 0x0000000F) Event output destination select register 15                */
  __IOM uint8_t   ELSELR16;                     /*!< (@ 0x00000010) Event output destination select register 16                */
  __IOM uint8_t   ELSELR17;                     /*!< (@ 0x00000011) Event output destination select register 17                */
  __IOM uint8_t   ELSELR18;                     /*!< (@ 0x00000012) Event output destination select register 18                */
  __IOM uint8_t   ELSELR19;                     /*!< (@ 0x00000013) Event output destination select register 19                */
  __IOM uint8_t   ELSELR20;                     /*!< (@ 0x00000014) Event output destination select register 20                */
  __IOM uint8_t   ELSELR21;                     /*!< (@ 0x00000015) Event output destination select register 21                */
} ELC_Type;                                     /*!< Size = 22 (0x16)                                                          */



/* =========================================================================================================================== */
/* ================                                            INT                                            ================ */
/* =========================================================================================================================== */


/**
  * @brief Interrupt Controller (INT)
  */

typedef struct {                                /*!< (@ 0x40006000) INT Structure                                              */
  __IOM INT_IF_Type IF[32];                     /*!< (@ 0x00000000) Interrupt flag register                                    */
  __IM  uint8_t   RESERVED[128];
  __IOM INT_MK_Type MK[32];                     /*!< (@ 0x00000100) Interrupt mask register                                    */
} INT_Type;                                     /*!< Size = 384 (0x180)                                                        */



/* =========================================================================================================================== */
/* ================                                           INTM                                            ================ */
/* =========================================================================================================================== */


/**
  * @brief Pin input edge detection (INTM)
  */

typedef struct {                                /*!< (@ 0x40045B38) INTM Structure                                             */
  __IOM uint8_t   EGP0;                         /*!< (@ 0x00000000) External interrupt rising edge enable register             */
  __IOM uint8_t   EGN0;                         /*!< (@ 0x00000001) External interrupt falling edge enable register            */
  __IOM uint8_t   EGP1;                         /*!< (@ 0x00000002) External interrupt rising edge enable register             */
  __IOM uint8_t   EGN1;                         /*!< (@ 0x00000003) External interrupt falling edge enable register            */
} INTM_Type;                                    /*!< Size = 4 (0x4)                                                            */



/* =========================================================================================================================== */
/* ================                                            KEY                                            ================ */
/* =========================================================================================================================== */


/**
  * @brief Key interrupt (KEY)
  */

typedef struct {                                /*!< (@ 0x40044B30) KEY Structure                                              */
  __IM  uint8_t   RESERVED[7];
  __IOM uint8_t   KRM;                          /*!< (@ 0x00000007) Key return mode register                                   */
} KEY_Type;                                     /*!< Size = 8 (0x8)                                                            */



/* =========================================================================================================================== */
/* ================                                           MISC                                            ================ */
/* =========================================================================================================================== */


/**
  * @brief Miscellaneous function (MISC)
  */

typedef struct {                                /*!< (@ 0x40040470) MISC Structure                                             */
  __IOM uint8_t   NFEN0;                        /*!< (@ 0x00000000) Noise filter enable register 0                             */
  __IOM uint8_t   NFEN1;                        /*!< (@ 0x00000001) Noise filter enable register 1                             */
  __IM  uint8_t   RESERVED;
  __IOM uint8_t   ISC;                          /*!< (@ 0x00000003) Input switch control register                              */
  __IOM uint8_t   TIOS0;                        /*!< (@ 0x00000004) Timer I/O select register 0                                */
  __IOM uint8_t   TIOS1;                        /*!< (@ 0x00000005) Timer I/O select register 1                                */
  __IM  uint8_t   RESERVED1[6];
  __IOM uint8_t   RTCCL;                        /*!< (@ 0x0000000C) Real-time clock select register                            */
} MISC_Type;                                    /*!< Size = 13 (0xd)                                                           */



/* =========================================================================================================================== */
/* ================                                            FMC                                            ================ */
/* =========================================================================================================================== */


/**
  * @brief Flash Memory Controller (FMC)
  */

typedef struct {                                /*!< (@ 0x40020000) FMC Structure                                              */
  __IOM uint32_t  FLSTS;                        /*!< (@ 0x00000000) Flash status register                                      */
  __IOM uint32_t  FLOPMD1;                      /*!< (@ 0x00000004) Flash operation mode register 1                            */
  __IOM uint32_t  FLOPMD2;                      /*!< (@ 0x00000008) Flash operation mode register 2                            */
  __IOM uint32_t  FLERMD;                       /*!< (@ 0x0000000C) Flash erase mode register                                  */
  __IOM uint32_t  FLCERCNT;                     /*!< (@ 0x00000010) Flash chip erase control register                          */
  __IOM uint32_t  FLSERCNT;                     /*!< (@ 0x00000014) Flash sector erase control register                        */
  __IM  uint32_t  RESERVED;
  __IOM uint32_t  FLPROCNT;                     /*!< (@ 0x0000001C) Flash program (write) control register                     */
  __IOM uint32_t  FLPROT;                       /*!< (@ 0x00000020) Flash protect control register                             */
} FMC_Type;                                     /*!< Size = 36 (0x24)                                                          */



/* =========================================================================================================================== */
/* ================                                            SAF                                            ================ */
/* =========================================================================================================================== */


/**
  * @brief Flash memory CRC operation function (High-Speed CRC) (SAF)
  */

typedef struct {                                /*!< (@ 0x40020100) SAF Structure                                              */
  __IM  uint16_t  RESERVED[402];
  __IM  uint8_t   RESERVED1;
  __IOM uint8_t   RPECTL;                       /*!< (@ 0x00000325) RAM parity error control register                          */
  __IM  uint16_t  RESERVED2[2549];
  __IOM uint8_t   CRC0CTL;                      /*!< (@ 0x00001710) Flash memory CRC control register                          */
  __IM  uint8_t   RESERVED3;
  __IOM uint16_t  PGCRCL;                       /*!< (@ 0x00001712) Flash memory CRC operation result register                 */
  __IM  uint16_t  RESERVED4[63026];
  __IOM uint16_t  SFRGD;                        /*!< (@ 0x00020378) SFR guard control register                                 */
  __IM  uint16_t  RESERVED5[5952];
  __IOM uint16_t  CRCD;                         /*!< (@ 0x000231FA) CRC data register                                          */
  __IM  uint16_t  RESERVED6[88];
  __IOM uint8_t   CRCIN;                        /*!< (@ 0x000232AC) CRC input register                                         */
  __IM  uint8_t   RESERVED7;
  __IM  uint16_t  RESERVED8;
} SAF_Type;                                     /*!< Size = 144048 (0x232b0)                                                   */



/* =========================================================================================================================== */
/* ================                                            CRC                                            ================ */
/* =========================================================================================================================== */


/**
  * @brief General Purpose CRC (CRC)
  */

typedef struct {                                /*!< (@ 0x400432F0) CRC Structure                                              */
  __IM  uint16_t  RESERVED[5];
  __IOM uint16_t  CRCD;                         /*!< (@ 0x0000000A) CRC data register                                          */
  __IM  uint16_t  RESERVED1[88];
  __IOM uint8_t   CRCIN;                        /*!< (@ 0x000000BC) CRC input register                                         */
  __IM  uint8_t   RESERVED2;
  __IM  uint16_t  RESERVED3;
} CRC_Type;                                     /*!< Size = 192 (0xc0)                                                         */



/* =========================================================================================================================== */
/* ================                                            DBG                                            ================ */
/* =========================================================================================================================== */


/**
  * @brief DBG Controller (DBG)
  */

typedef struct {                                /*!< (@ 0x4001B000) DBG Structure                                              */
  __IM  uint32_t  DBGSTR;                       /*!< (@ 0x00000000) Debug status register                                      */
  __IOM uint32_t  DBGSTOPCR;                    /*!< (@ 0x00000004) Debug Stop Control register                                */
} DBG_Type;                                     /*!< Size = 8 (0x8)                                                            */



/* =========================================================================================================================== */
/* ================                                            CAN                                            ================ */
/* =========================================================================================================================== */


/**
  * @brief CAN Controller (CAN)
  */

typedef struct {                                /*!< (@ 0x40045400) CAN0 Structure / (@ 0x40045800) CAN1 Structure             */
  __IOM uint16_t  CGMCTRL;                      /*!< (@ 0x00000000) CAN global module control register                         */
  __IOM uint8_t   CGMCS;                        /*!< (@ 0x00000002) CAN global module clock select register                    */
  __IM  uint8_t   RESERVED;
  __IM  uint16_t  RESERVED1;
  __IOM uint16_t  CGMABT;                       /*!< (@ 0x00000006) CAN global automatic block transmission control
                                                                    register                                                   */
  __IOM uint8_t   CGMABTD;                      /*!< (@ 0x00000008) CAN global automatic block transmission delay
                                                                    setting register                                           */
  __IM  uint8_t   RESERVED2;
  __IM  uint16_t  RESERVED3[27];
  __IOM uint16_t  CMASK1L;                      /*!< (@ 0x00000040) CAN module mask 1 register                                 */
  __IOM uint16_t  CMASK1H;                      /*!< (@ 0x00000042) CAN module mask 1 register                                 */
  __IOM uint16_t  CMASK2L;                      /*!< (@ 0x00000044) CAN module mask 2 register                                 */
  __IOM uint16_t  CMASK2H;                      /*!< (@ 0x00000046) CAN module mask 2 register                                 */
  __IOM uint16_t  CMASK3L;                      /*!< (@ 0x00000048) CAN module mask 3 register                                 */
  __IOM uint16_t  CMASK3H;                      /*!< (@ 0x0000004A) CAN module mask 3 register                                 */
  __IOM uint16_t  CMASK4L;                      /*!< (@ 0x0000004C) CAN module mask 4 register                                 */
  __IOM uint16_t  CMASK4H;                      /*!< (@ 0x0000004E) CAN module mask 4 register                                 */
  __IOM uint16_t  CCTRL;                        /*!< (@ 0x00000050) CAN module control register                                */
  __IOM uint8_t   CLEC;                         /*!< (@ 0x00000052) CAN module last error code register                        */
  __IM  uint8_t   CINFO;                        /*!< (@ 0x00000053) CAN module information register                            */
  __IM  uint16_t  CERC;                         /*!< (@ 0x00000054) CAN module error counter register                          */
  __IOM uint16_t  CIE;                          /*!< (@ 0x00000056) CAN module interrupt enable register                       */
  __IOM uint16_t  CINTS;                        /*!< (@ 0x00000058) CAN module interrupt status register                       */
  __IOM uint8_t   CBRP;                         /*!< (@ 0x0000005A) CAN module bit rate prescaler register                     */
  __IM  uint8_t   RESERVED4;
  __IOM uint16_t  CBTR;                         /*!< (@ 0x0000005C) CAN module bit rate register                               */
  __IM  uint8_t   CLIPT;                        /*!< (@ 0x0000005E) CAN module last in-pointer register                        */
  __IM  uint8_t   RESERVED5;
  __IOM uint16_t  CRGPT;                        /*!< (@ 0x00000060) CAN module receive history list register                   */
  __IM  uint8_t   CLOPT;                        /*!< (@ 0x00000062) CAN module last out-pointer register                       */
  __IM  uint8_t   RESERVED6;
  __IOM uint16_t  CTGPT;                        /*!< (@ 0x00000064) CAN module transmit history list register                  */
  __IOM uint16_t  CTS;                          /*!< (@ 0x00000066) CAN module time stamp register                             */
} CAN_Type;                                     /*!< Size = 104 (0x68)                                                         */



/* =========================================================================================================================== */
/* ================                                         CANMSG                                            ================ */
/* =========================================================================================================================== */


/**
  * @brief CAN Controller Message (CANMSG)
  */

typedef struct {                                /*!< (@ 0x40045500) CAN0MSG00 Structure                                        */
  
  union {
    __IOM uint16_t CMDB01;                      /*!< (@ 0x00000000) CAN message data byte 01 register                          */
    
    struct {
      __IOM uint8_t CMDB0;                      /*!< (@ 0x00000000) CAN message data byte 0 register                           */
      __IOM uint8_t CMDB1;                      /*!< (@ 0x00000001) CAN message data byte 1 register                           */
    };
  };
  
  union {
    __IOM uint16_t CMDB23;                      /*!< (@ 0x00000002) CAN message data byte 23 register                          */
    
    struct {
      __IOM uint8_t CMDB2;                      /*!< (@ 0x00000002) CAN message data byte 2 register                           */
      __IOM uint8_t CMDB3;                      /*!< (@ 0x00000003) CAN message data byte 3 register                           */
    };
  };
  
  union {
    __IOM uint16_t CMDB45;                      /*!< (@ 0x00000004) CAN message data byte 45 register                          */
    
    struct {
      __IOM uint8_t CMDB4;                      /*!< (@ 0x00000004) CAN message data byte 4 register                           */
      __IOM uint8_t CMDB5;                      /*!< (@ 0x00000005) CAN message data byte 5 register                           */
    };
  };
  
  union {
    __IOM uint16_t CMDB67;                      /*!< (@ 0x00000006) CAN message data byte 67 register                          */
    
    struct {
      __IOM uint8_t CMDB6;                      /*!< (@ 0x00000006) CAN message data byte 6 register                           */
      __IOM uint8_t CMDB7;                      /*!< (@ 0x00000007) CAN message data byte 7 register                           */
    };
  };
  __IOM uint8_t   CMDLC;                        /*!< (@ 0x00000008) CAN message data length register                           */
  __IOM uint8_t   CMCONF;                       /*!< (@ 0x00000009) CAN message configuration register                         */
  __IOM uint16_t  CMIDL;                        /*!< (@ 0x0000000A) CAN message ID register                                    */
  __IOM uint16_t  CMIDH;                        /*!< (@ 0x0000000C) CAN message ID register                                    */
  __IOM uint16_t  CMCTRL;                       /*!< (@ 0x0000000E) CAN message control register                               */
} CANMSG_Type;                                  /*!< Size = 16 (0x10)                                                          */



/* =========================================================================================================================== */
/* ================                                            BGR                                            ================ */
/* =========================================================================================================================== */


/**
  * @brief Temperature Sensor calibration data (BGR)
  */

typedef struct {                                /*!< (@ 0x00500660) BGR Structure                                              */
  __IM  uint16_t  VBG85;                        /*!< (@ 0x00000000) The A/D conversion value of VBGR at 85 degrees
                                                                    and 3.0V reference voltage                                 */
  __IM  uint16_t  RESERVED;
  __IM  uint16_t  VBG25;                        /*!< (@ 0x00000004) The A/D conversion value of VBGR at 25 degrees
                                                                    and 3.0V reference voltage                                 */
} BGR_Type;                                     /*!< Size = 6 (0x6)                                                            */



/* =========================================================================================================================== */
/* ================                                            TSN                                            ================ */
/* =========================================================================================================================== */


/**
  * @brief Temperature Sensor calibration data (TSN)
  */

typedef struct {                                /*!< (@ 0x00500668) TSN Structure                                              */
  __IM  int16_t   TSN85;                        /*!< (@ 0x00000000) The A/D conversion value of Temperature Sensor
                                                                    at 85 degrees and 3.0V reference voltage                   */
  __IM  uint16_t  RESERVED;
  __IM  int16_t   TSN25;                        /*!< (@ 0x00000004) The A/D conversion value of Temperature Sensor
                                                                    at 25 degrees and 3.0V reference voltage                   */
} TSN_Type;                                     /*!< Size = 6 (0x6)                                                            */



/* =========================================================================================================================== */
/* ================                                            UID                                            ================ */
/* =========================================================================================================================== */


/**
  * @brief 128-bit Unique ID (UID)
  */

typedef struct {                                /*!< (@ 0x0050084C) UID Structure                                              */
  __IM  uint32_t  UID0;                         /*!< (@ 0x00000000) UID word 0                                                 */
  __IM  uint32_t  UID1;                         /*!< (@ 0x00000004) UID word 1                                                 */
  __IM  uint32_t  UID2;                         /*!< (@ 0x00000008) UID word 2                                                 */
  __IM  uint32_t  UID3;                         /*!< (@ 0x0000000C) UID word 3                                                 */
} UID_Type;                                     /*!< Size = 16 (0x10)                                                          */


/** @} */ /* End of group Device_Peripheral_peripherals */


/* =========================================================================================================================== */
/* ================                          Device Specific Peripheral Address Map                           ================ */
/* =========================================================================================================================== */


/** @addtogroup Device_Peripheral_peripheralAddr
  * @{
  */

#define MTB_BASE                    0x40019000UL
#define CGC_BASE                    0x40020400UL
#define RST_BASE                    0x40020420UL
#define LVD_BASE                    0x40020440UL
#define PORT_BASE                   0x40040000UL
#define DIV_BASE                    0x40080000UL
#define TM40_BASE                   0x40041D80UL
#define TMA_BASE                    0x40042240UL
#define TMB_BASE                    0x40042650UL
#define TMC_BASE                    0x40042C50UL
#define TMM_BASE                    0x40042A60UL
#define RTC_BASE                    0x40044F00UL
#define PCBZ_BASE                   0x40040FA0UL
#define WDT_BASE                    0x40021000UL
#define ADC_BASE                    0x40045000UL
#define DAC_BASE                    0x40044700UL
#define CMP_BASE                    0x40043840UL
#define PGA_BASE                    0x40043840UL
#define SCI0_BASE                   0x40041100UL
#define SCI1_BASE                   0x40041540UL
#define IICA_BASE                   0x40041A30UL
#define IRDA_BASE                   0x400440A0UL
#define DMA_BASE                    0x40005000UL
#define DMAVEC_BASE                 0x20000000UL
#define ELC_BASE                    0x40043400UL
#define INT_BASE                    0x40006000UL
#define INTM_BASE                   0x40045B38UL
#define KEY_BASE                    0x40044B30UL
#define MISC_BASE                   0x40040470UL
#define FMC_BASE                    0x40020000UL
#define SAF_BASE                    0x40020100UL
#define CRC_BASE                    0x400432F0UL
#define DBG_BASE                    0x4001B000UL
#define CAN0_BASE                   0x40045400UL
#define CAN0MSG00_BASE              0x40045500UL
#define CAN0MSG01_BASE              0x40045510UL
#define CAN0MSG02_BASE              0x40045520UL
#define CAN0MSG03_BASE              0x40045530UL
#define CAN0MSG04_BASE              0x40045540UL
#define CAN0MSG05_BASE              0x40045550UL
#define CAN0MSG06_BASE              0x40045560UL
#define CAN0MSG07_BASE              0x40045570UL
#define CAN0MSG08_BASE              0x40045580UL
#define CAN0MSG09_BASE              0x40045590UL
#define CAN0MSG10_BASE              0x400455A0UL
#define CAN0MSG11_BASE              0x400455B0UL
#define CAN0MSG12_BASE              0x400455C0UL
#define CAN0MSG13_BASE              0x400455D0UL
#define CAN0MSG14_BASE              0x400455E0UL
#define CAN0MSG15_BASE              0x400455F0UL
#define BGR_BASE                    0x00500660UL
#define TSN_BASE                    0x00500668UL
#define UID_BASE                    0x0050084CUL

/** @} */ /* End of group Device_Peripheral_peripheralAddr */


/* =========================================================================================================================== */
/* ================                                  Peripheral declaration                                   ================ */
/* =========================================================================================================================== */


/** @addtogroup Device_Peripheral_declaration
  * @{
  */

#define MTB                         ((MTB_Type*)               MTB_BASE)
#define CGC                         ((CGC_Type*)               CGC_BASE)
#define RST                         ((RST_Type*)               RST_BASE)
#define LVD                         ((LVD_Type*)               LVD_BASE)
#define PORT                        ((PORT_Type*)              PORT_BASE)
#define DIV                         ((DIV_Type*)               DIV_BASE)
#define TM40                        ((TM40_Type*)              TM40_BASE)
#define TMA                         ((TMA_Type*)               TMA_BASE)
#define TMB                         ((TMB_Type*)               TMB_BASE)
#define TMC                         ((TMC_Type*)               TMC_BASE)
#define TMM                         ((TMM_Type*)               TMM_BASE)
#define RTC                         ((RTC_Type*)               RTC_BASE)
#define PCBZ                        ((PCBZ_Type*)              PCBZ_BASE)
#define WDT                         ((WDT_Type*)               WDT_BASE)
#define ADC                         ((ADC_Type*)               ADC_BASE)
#define DAC                         ((DAC_Type*)               DAC_BASE)
#define CMP                         ((CMP_Type*)               CMP_BASE)
#define PGA                         ((PGA_Type*)               PGA_BASE)
#define SCI0                        ((SCI0_Type*)              SCI0_BASE)
#define SCI1                        ((SCI1_Type*)              SCI1_BASE)
#define IICA                        ((IICA_Type*)              IICA_BASE)
#define IRDA                        ((IRDA_Type*)              IRDA_BASE)
#define DMA                         ((DMA_Type*)               DMA_BASE)
#define DMAVEC                      ((DMAVEC_Type*)            DMAVEC_BASE)
#define ELC                         ((ELC_Type*)               ELC_BASE)
#define INT                         ((INT_Type*)               INT_BASE)
#define INTM                        ((INTM_Type*)              INTM_BASE)
#define KEY                         ((KEY_Type*)               KEY_BASE)
#define MISC                        ((MISC_Type*)              MISC_BASE)
#define FMC                         ((FMC_Type*)               FMC_BASE)
#define SAF                         ((SAF_Type*)               SAF_BASE)
#define CRC                         ((CRC_Type*)               CRC_BASE)
#define DBG                         ((DBG_Type*)               DBG_BASE)
#define CAN0                        ((CAN_Type*)               CAN0_BASE)
#define CAN0MSG00                   ((CANMSG_Type*)            CAN0MSG00_BASE)
#define CAN0MSG01                   ((CANMSG_Type*)            CAN0MSG01_BASE)
#define CAN0MSG02                   ((CANMSG_Type*)            CAN0MSG02_BASE)
#define CAN0MSG03                   ((CANMSG_Type*)            CAN0MSG03_BASE)
#define CAN0MSG04                   ((CANMSG_Type*)            CAN0MSG04_BASE)
#define CAN0MSG05                   ((CANMSG_Type*)            CAN0MSG05_BASE)
#define CAN0MSG06                   ((CANMSG_Type*)            CAN0MSG06_BASE)
#define CAN0MSG07                   ((CANMSG_Type*)            CAN0MSG07_BASE)
#define CAN0MSG08                   ((CANMSG_Type*)            CAN0MSG08_BASE)
#define CAN0MSG09                   ((CANMSG_Type*)            CAN0MSG09_BASE)
#define CAN0MSG10                   ((CANMSG_Type*)            CAN0MSG10_BASE)
#define CAN0MSG11                   ((CANMSG_Type*)            CAN0MSG11_BASE)
#define CAN0MSG12                   ((CANMSG_Type*)            CAN0MSG12_BASE)
#define CAN0MSG13                   ((CANMSG_Type*)            CAN0MSG13_BASE)
#define CAN0MSG14                   ((CANMSG_Type*)            CAN0MSG14_BASE)
#define CAN0MSG15                   ((CANMSG_Type*)            CAN0MSG15_BASE)
#define BGR                         ((BGR_Type*)               BGR_BASE)
#define TSN                         ((TSN_Type*)               TSN_BASE)
#define UID                         ((UID_Type*)               UID_BASE)

/** @} */ /* End of group Device_Peripheral_declaration */


/* =========================================  End of section using anonymous unions  ========================================= */
#if defined (__CC_ARM)
  #pragma pop
#elif defined (__ICCARM__)
  /* leave anonymous unions enabled */
#elif (__ARMCC_VERSION >= 6010050)
  #pragma clang diagnostic pop
#elif defined (__GNUC__)
  /* anonymous unions are enabled by default */
#elif defined (__TMS470__)
  /* anonymous unions are enabled by default */
#elif defined (__TASKING__)
  #pragma warning restore
#elif defined (__CSMC__)
  /* anonymous unions are enabled by default */
#endif


/* =========================================================================================================================== */
/* ================                                 Pos/Mask Cluster Section                                  ================ */
/* =========================================================================================================================== */


/** @addtogroup PosMask_clusters
  * @{
  */



/* =========================================================================================================================== */
/* ================                                           CTRL                                            ================ */
/* =========================================================================================================================== */

/* =========================================================  DMACR  ========================================================= */
#define CTRL_DMACR_SZ_Pos                 (6UL)                     /*!< CTRL DMACR: SZ (Bit 6)                                */
#define CTRL_DMACR_SZ_Msk                 (0xc0UL)                  /*!< CTRL DMACR: SZ (Bitfield-Mask: 0x03)                  */
#define CTRL_DMACR_RPTINT_Pos             (5UL)                     /*!< CTRL DMACR: RPTINT (Bit 5)                            */
#define CTRL_DMACR_RPTINT_Msk             (0x20UL)                  /*!< CTRL DMACR: RPTINT (Bitfield-Mask: 0x01)              */
#define CTRL_DMACR_CHNE_Pos               (4UL)                     /*!< CTRL DMACR: CHNE (Bit 4)                              */
#define CTRL_DMACR_CHNE_Msk               (0x10UL)                  /*!< CTRL DMACR: CHNE (Bitfield-Mask: 0x01)                */
#define CTRL_DMACR_DAMOD_Pos              (3UL)                     /*!< CTRL DMACR: DAMOD (Bit 3)                             */
#define CTRL_DMACR_DAMOD_Msk              (0x8UL)                   /*!< CTRL DMACR: DAMOD (Bitfield-Mask: 0x01)               */
#define CTRL_DMACR_SAMOD_Pos              (2UL)                     /*!< CTRL DMACR: SAMOD (Bit 2)                             */
#define CTRL_DMACR_SAMOD_Msk              (0x4UL)                   /*!< CTRL DMACR: SAMOD (Bitfield-Mask: 0x01)               */
#define CTRL_DMACR_RPTSEL_Pos             (1UL)                     /*!< CTRL DMACR: RPTSEL (Bit 1)                            */
#define CTRL_DMACR_RPTSEL_Msk             (0x2UL)                   /*!< CTRL DMACR: RPTSEL (Bitfield-Mask: 0x01)              */
#define CTRL_DMACR_MODE_Pos               (0UL)                     /*!< CTRL DMACR: MODE (Bit 0)                              */
#define CTRL_DMACR_MODE_Msk               (0x1UL)                   /*!< CTRL DMACR: MODE (Bitfield-Mask: 0x01)                */
/* =========================================================  DMBLS  ========================================================= */
/* =========================================================  DMACT  ========================================================= */
/* =========================================================  DMRLD  ========================================================= */
/* =========================================================  DMSAR  ========================================================= */
/* =========================================================  DMDAR  ========================================================= */


/* =========================================================================================================================== */
/* ================                                            IF                                             ================ */
/* =========================================================================================================================== */

/* ==========================================================  IFL  ========================================================== */
/* ==========================================================  IFH  ========================================================== */


/* =========================================================================================================================== */
/* ================                                            MK                                             ================ */
/* =========================================================================================================================== */

/* ==========================================================  MKL  ========================================================== */
/* ==========================================================  MKH  ========================================================== */

/** @} */ /* End of group PosMask_clusters */


/* =========================================================================================================================== */
/* ================                                Pos/Mask Peripheral Section                                ================ */
/* =========================================================================================================================== */


/** @addtogroup PosMask_peripherals
  * @{
  */



/* =========================================================================================================================== */
/* ================                                            MTB                                            ================ */
/* =========================================================================================================================== */

/* =======================================================  POSITION  ======================================================== */
#define MTB_POSITION_POINTER_Pos          (3UL)                     /*!< MTB POSITION: POINTER (Bit 3)                         */
#define MTB_POSITION_POINTER_Msk          (0xfffffff8UL)            /*!< MTB POSITION: POINTER (Bitfield-Mask: 0x1fffffff)     */
#define MTB_POSITION_WRAP_Pos             (2UL)                     /*!< MTB POSITION: WRAP (Bit 2)                            */
#define MTB_POSITION_WRAP_Msk             (0x4UL)                   /*!< MTB POSITION: WRAP (Bitfield-Mask: 0x01)              */
/* ========================================================  MASTER  ========================================================= */
#define MTB_MASTER_EN_Pos                 (31UL)                    /*!< MTB MASTER: EN (Bit 31)                               */
#define MTB_MASTER_EN_Msk                 (0x80000000UL)            /*!< MTB MASTER: EN (Bitfield-Mask: 0x01)                  */
#define MTB_MASTER_HALTREQ_Pos            (9UL)                     /*!< MTB MASTER: HALTREQ (Bit 9)                           */
#define MTB_MASTER_HALTREQ_Msk            (0x200UL)                 /*!< MTB MASTER: HALTREQ (Bitfield-Mask: 0x01)             */
#define MTB_MASTER_RAMPRIV_Pos            (8UL)                     /*!< MTB MASTER: RAMPRIV (Bit 8)                           */
#define MTB_MASTER_RAMPRIV_Msk            (0x100UL)                 /*!< MTB MASTER: RAMPRIV (Bitfield-Mask: 0x01)             */
#define MTB_MASTER_SFRWPRIV_Pos           (7UL)                     /*!< MTB MASTER: SFRWPRIV (Bit 7)                          */
#define MTB_MASTER_SFRWPRIV_Msk           (0x80UL)                  /*!< MTB MASTER: SFRWPRIV (Bitfield-Mask: 0x01)            */
#define MTB_MASTER_TSTOPEN_Pos            (6UL)                     /*!< MTB MASTER: TSTOPEN (Bit 6)                           */
#define MTB_MASTER_TSTOPEN_Msk            (0x40UL)                  /*!< MTB MASTER: TSTOPEN (Bitfield-Mask: 0x01)             */
#define MTB_MASTER_TSTARTEN_Pos           (5UL)                     /*!< MTB MASTER: TSTARTEN (Bit 5)                          */
#define MTB_MASTER_TSTARTEN_Msk           (0x20UL)                  /*!< MTB MASTER: TSTARTEN (Bitfield-Mask: 0x01)            */
#define MTB_MASTER_MASK_Pos               (0UL)                     /*!< MTB MASTER: MASK (Bit 0)                              */
#define MTB_MASTER_MASK_Msk               (0x1fUL)                  /*!< MTB MASTER: MASK (Bitfield-Mask: 0x1f)                */
/* =========================================================  FLOW  ========================================================== */
#define MTB_FLOW_WATERMARK_Pos            (3UL)                     /*!< MTB FLOW: WATERMARK (Bit 3)                           */
#define MTB_FLOW_WATERMARK_Msk            (0xfffffff8UL)            /*!< MTB FLOW: WATERMARK (Bitfield-Mask: 0x1fffffff)       */
#define MTB_FLOW_AUTOHALT_Pos             (1UL)                     /*!< MTB FLOW: AUTOHALT (Bit 1)                            */
#define MTB_FLOW_AUTOHALT_Msk             (0x2UL)                   /*!< MTB FLOW: AUTOHALT (Bitfield-Mask: 0x01)              */
#define MTB_FLOW_AUTOSTOP_Pos             (0UL)                     /*!< MTB FLOW: AUTOSTOP (Bit 0)                            */
#define MTB_FLOW_AUTOSTOP_Msk             (0x1UL)                   /*!< MTB FLOW: AUTOSTOP (Bitfield-Mask: 0x01)              */
/* =========================================================  BASE  ========================================================== */
/* ======================================================  LOCKACCESS  ======================================================= */
/* ======================================================  LOCKSTATUS  ======================================================= */
/* ======================================================  AUTHSTATUS  ======================================================= */
/* ========================================================  DEVARCH  ======================================================== */
/* =========================================================  DEVID  ========================================================= */
/* ========================================================  DEVTYPE  ======================================================== */
/* ==========================================================  PID  ========================================================== */
/* ==========================================================  PID  ========================================================== */
/* ==========================================================  CID  ========================================================== */


/* =========================================================================================================================== */
/* ================                                            CGC                                            ================ */
/* =========================================================================================================================== */

/* ==========================================================  CMC  ========================================================== */
#define CGC_CMC_AMPH_Pos                  (0UL)                     /*!< CGC CMC: AMPH (Bit 0)                                 */
#define CGC_CMC_AMPH_Msk                  (0x1UL)                   /*!< CGC CMC: AMPH (Bitfield-Mask: 0x01)                   */
#define CGC_CMC_AMPHS_Pos                 (1UL)                     /*!< CGC CMC: AMPHS (Bit 1)                                */
#define CGC_CMC_AMPHS_Msk                 (0x6UL)                   /*!< CGC CMC: AMPHS (Bitfield-Mask: 0x03)                  */
#define CGC_CMC_OSCSELS_Pos               (4UL)                     /*!< CGC CMC: OSCSELS (Bit 4)                              */
#define CGC_CMC_OSCSELS_Msk               (0x10UL)                  /*!< CGC CMC: OSCSELS (Bitfield-Mask: 0x01)                */
#define CGC_CMC_EXCLKS_Pos                (5UL)                     /*!< CGC CMC: EXCLKS (Bit 5)                               */
#define CGC_CMC_EXCLKS_Msk                (0x20UL)                  /*!< CGC CMC: EXCLKS (Bitfield-Mask: 0x01)                 */
#define CGC_CMC_OSCSEL_Pos                (6UL)                     /*!< CGC CMC: OSCSEL (Bit 6)                               */
#define CGC_CMC_OSCSEL_Msk                (0x40UL)                  /*!< CGC CMC: OSCSEL (Bitfield-Mask: 0x01)                 */
#define CGC_CMC_EXCLK_Pos                 (7UL)                     /*!< CGC CMC: EXCLK (Bit 7)                                */
#define CGC_CMC_EXCLK_Msk                 (0x80UL)                  /*!< CGC CMC: EXCLK (Bitfield-Mask: 0x01)                  */
/* ==========================================================  CSC  ========================================================== */
#define CGC_CSC_HIOSTOP_Pos               (0UL)                     /*!< CGC CSC: HIOSTOP (Bit 0)                              */
#define CGC_CSC_HIOSTOP_Msk               (0x1UL)                   /*!< CGC CSC: HIOSTOP (Bitfield-Mask: 0x01)                */
#define CGC_CSC_XTSTOP_Pos                (6UL)                     /*!< CGC CSC: XTSTOP (Bit 6)                               */
#define CGC_CSC_XTSTOP_Msk                (0x40UL)                  /*!< CGC CSC: XTSTOP (Bitfield-Mask: 0x01)                 */
#define CGC_CSC_MSTOP_Pos                 (7UL)                     /*!< CGC CSC: MSTOP (Bit 7)                                */
#define CGC_CSC_MSTOP_Msk                 (0x80UL)                  /*!< CGC CSC: MSTOP (Bitfield-Mask: 0x01)                  */
/* =========================================================  OSTC  ========================================================== */
/* =========================================================  OSTS  ========================================================== */
/* ==========================================================  CKC  ========================================================== */
#define CGC_CKC_MCM0_Pos                  (4UL)                     /*!< CGC CKC: MCM0 (Bit 4)                                 */
#define CGC_CKC_MCM0_Msk                  (0x10UL)                  /*!< CGC CKC: MCM0 (Bitfield-Mask: 0x01)                   */
#define CGC_CKC_MCS_Pos                   (5UL)                     /*!< CGC CKC: MCS (Bit 5)                                  */
#define CGC_CKC_MCS_Msk                   (0x20UL)                  /*!< CGC CKC: MCS (Bitfield-Mask: 0x01)                    */
#define CGC_CKC_CSS_Pos                   (6UL)                     /*!< CGC CKC: CSS (Bit 6)                                  */
#define CGC_CKC_CSS_Msk                   (0x40UL)                  /*!< CGC CKC: CSS (Bitfield-Mask: 0x01)                    */
#define CGC_CKC_CLS_Pos                   (7UL)                     /*!< CGC CKC: CLS (Bit 7)                                  */
#define CGC_CKC_CLS_Msk                   (0x80UL)                  /*!< CGC CKC: CLS (Bitfield-Mask: 0x01)                    */
/* ========================================================  LOCKCTL  ======================================================== */
/* =========================================================  PRCR  ========================================================== */
/* ========================================================  WDTCFG0  ======================================================== */
/* ========================================================  WDTCFG1  ======================================================== */
/* ========================================================  WDTCFG2  ======================================================== */
/* ========================================================  WDTCFG3  ======================================================== */
/* =========================================================  PER0  ========================================================== */
#define CGC_PER0_TM40EN_Pos               (0UL)                     /*!< CGC PER0: TM40EN (Bit 0)                              */
#define CGC_PER0_TM40EN_Msk               (0x1UL)                   /*!< CGC PER0: TM40EN (Bitfield-Mask: 0x01)                */
#define CGC_PER0_CAN0EN_Pos               (1UL)                     /*!< CGC PER0: CAN0EN (Bit 1)                              */
#define CGC_PER0_CAN0EN_Msk               (0x2UL)                   /*!< CGC PER0: CAN0EN (Bitfield-Mask: 0x01)                */
#define CGC_PER0_SCI0EN_Pos               (2UL)                     /*!< CGC PER0: SCI0EN (Bit 2)                              */
#define CGC_PER0_SCI0EN_Msk               (0x4UL)                   /*!< CGC PER0: SCI0EN (Bitfield-Mask: 0x01)                */
#define CGC_PER0_SCI1EN_Pos               (3UL)                     /*!< CGC PER0: SCI1EN (Bit 3)                              */
#define CGC_PER0_SCI1EN_Msk               (0x8UL)                   /*!< CGC PER0: SCI1EN (Bitfield-Mask: 0x01)                */
#define CGC_PER0_IICA0EN_Pos              (4UL)                     /*!< CGC PER0: IICA0EN (Bit 4)                             */
#define CGC_PER0_IICA0EN_Msk              (0x10UL)                  /*!< CGC PER0: IICA0EN (Bitfield-Mask: 0x01)               */
#define CGC_PER0_ADCEN_Pos                (5UL)                     /*!< CGC PER0: ADCEN (Bit 5)                               */
#define CGC_PER0_ADCEN_Msk                (0x20UL)                  /*!< CGC PER0: ADCEN (Bitfield-Mask: 0x01)                 */
#define CGC_PER0_IRDAEN_Pos               (6UL)                     /*!< CGC PER0: IRDAEN (Bit 6)                              */
#define CGC_PER0_IRDAEN_Msk               (0x40UL)                  /*!< CGC PER0: IRDAEN (Bitfield-Mask: 0x01)                */
#define CGC_PER0_RTCEN_Pos                (7UL)                     /*!< CGC PER0: RTCEN (Bit 7)                               */
#define CGC_PER0_RTCEN_Msk                (0x80UL)                  /*!< CGC PER0: RTCEN (Bitfield-Mask: 0x01)                 */
/* =========================================================  PER1  ========================================================== */
#define CGC_PER1_TMAEN_Pos                (0UL)                     /*!< CGC PER1: TMAEN (Bit 0)                               */
#define CGC_PER1_TMAEN_Msk                (0x1UL)                   /*!< CGC PER1: TMAEN (Bitfield-Mask: 0x01)                 */
#define CGC_PER1_TMCEN_Pos                (1UL)                     /*!< CGC PER1: TMCEN (Bit 1)                               */
#define CGC_PER1_TMCEN_Msk                (0x2UL)                   /*!< CGC PER1: TMCEN (Bitfield-Mask: 0x01)                 */
#define CGC_PER1_PWMOPEN_Pos              (2UL)                     /*!< CGC PER1: PWMOPEN (Bit 2)                             */
#define CGC_PER1_PWMOPEN_Msk              (0x4UL)                   /*!< CGC PER1: PWMOPEN (Bitfield-Mask: 0x01)               */
#define CGC_PER1_DMAEN_Pos                (3UL)                     /*!< CGC PER1: DMAEN (Bit 3)                               */
#define CGC_PER1_DMAEN_Msk                (0x8UL)                   /*!< CGC PER1: DMAEN (Bitfield-Mask: 0x01)                 */
#define CGC_PER1_TMMEN_Pos                (4UL)                     /*!< CGC PER1: TMMEN (Bit 4)                               */
#define CGC_PER1_TMMEN_Msk                (0x10UL)                  /*!< CGC PER1: TMMEN (Bitfield-Mask: 0x01)                 */
#define CGC_PER1_PGACMPEN_Pos             (5UL)                     /*!< CGC PER1: PGACMPEN (Bit 5)                            */
#define CGC_PER1_PGACMPEN_Msk             (0x20UL)                  /*!< CGC PER1: PGACMPEN (Bitfield-Mask: 0x01)              */
#define CGC_PER1_TMBEN_Pos                (6UL)                     /*!< CGC PER1: TMBEN (Bit 6)                               */
#define CGC_PER1_TMBEN_Msk                (0x40UL)                  /*!< CGC PER1: TMBEN (Bitfield-Mask: 0x01)                 */
#define CGC_PER1_DACEN_Pos                (7UL)                     /*!< CGC PER1: DACEN (Bit 7)                               */
#define CGC_PER1_DACEN_Msk                (0x80UL)                  /*!< CGC PER1: DACEN (Bitfield-Mask: 0x01)                 */
/* =========================================================  OSMC  ========================================================== */
#define CGC_OSMC_WUTMMCK0_Pos             (4UL)                     /*!< CGC OSMC: WUTMMCK0 (Bit 4)                            */
#define CGC_OSMC_WUTMMCK0_Msk             (0x10UL)                  /*!< CGC OSMC: WUTMMCK0 (Bitfield-Mask: 0x01)              */
#define CGC_OSMC_RTCLPC_Pos               (7UL)                     /*!< CGC OSMC: RTCLPC (Bit 7)                              */
#define CGC_OSMC_RTCLPC_Msk               (0x80UL)                  /*!< CGC OSMC: RTCLPC (Bitfield-Mask: 0x01)                */
/* ========================================================  HOCODIV  ======================================================== */
/* ========================================================  HIOTRM  ========================================================= */


/* =========================================================================================================================== */
/* ================                                            RST                                            ================ */
/* =========================================================================================================================== */

/* =========================================================  RESF  ========================================================== */
#define RST_RESF_LVIRF_Pos                (0UL)                     /*!< RST RESF: LVIRF (Bit 0)                               */
#define RST_RESF_LVIRF_Msk                (0x1UL)                   /*!< RST RESF: LVIRF (Bitfield-Mask: 0x01)                 */
#define RST_RESF_IAWRF_Pos                (1UL)                     /*!< RST RESF: IAWRF (Bit 1)                               */
#define RST_RESF_IAWRF_Msk                (0x2UL)                   /*!< RST RESF: IAWRF (Bitfield-Mask: 0x01)                 */
#define RST_RESF_RPERF_Pos                (2UL)                     /*!< RST RESF: RPERF (Bit 2)                               */
#define RST_RESF_RPERF_Msk                (0x4UL)                   /*!< RST RESF: RPERF (Bitfield-Mask: 0x01)                 */
#define RST_RESF_WDTRF_Pos                (4UL)                     /*!< RST RESF: WDTRF (Bit 4)                               */
#define RST_RESF_WDTRF_Msk                (0x10UL)                  /*!< RST RESF: WDTRF (Bitfield-Mask: 0x01)                 */
#define RST_RESF_SYSRF_Pos                (7UL)                     /*!< RST RESF: SYSRF (Bit 7)                               */
#define RST_RESF_SYSRF_Msk                (0x80UL)                  /*!< RST RESF: SYSRF (Bitfield-Mask: 0x01)                 */


/* =========================================================================================================================== */
/* ================                                            LVD                                            ================ */
/* =========================================================================================================================== */

/* =========================================================  LVIM  ========================================================== */
#define LVD_LVIM_LVIF_Pos                 (0UL)                     /*!< LVD LVIM: LVIF (Bit 0)                                */
#define LVD_LVIM_LVIF_Msk                 (0x1UL)                   /*!< LVD LVIM: LVIF (Bitfield-Mask: 0x01)                  */
#define LVD_LVIM_LVIOMSK_Pos              (1UL)                     /*!< LVD LVIM: LVIOMSK (Bit 1)                             */
#define LVD_LVIM_LVIOMSK_Msk              (0x2UL)                   /*!< LVD LVIM: LVIOMSK (Bitfield-Mask: 0x01)               */
#define LVD_LVIM_LVISEN_Pos               (7UL)                     /*!< LVD LVIM: LVISEN (Bit 7)                              */
#define LVD_LVIM_LVISEN_Msk               (0x80UL)                  /*!< LVD LVIM: LVISEN (Bitfield-Mask: 0x01)                */
/* =========================================================  LVIS  ========================================================== */
#define LVD_LVIS_LVILV_Pos                (0UL)                     /*!< LVD LVIS: LVILV (Bit 0)                               */
#define LVD_LVIS_LVILV_Msk                (0x1UL)                   /*!< LVD LVIS: LVILV (Bitfield-Mask: 0x01)                 */
#define LVD_LVIS_LVIMD_Pos                (7UL)                     /*!< LVD LVIS: LVIMD (Bit 7)                               */
#define LVD_LVIS_LVIMD_Msk                (0x80UL)                  /*!< LVD LVIS: LVIMD (Bitfield-Mask: 0x01)                 */


/* =========================================================================================================================== */
/* ================                                           PORT                                            ================ */
/* =========================================================================================================================== */

/* ==========================================================  PM0  ========================================================== */
/* ==========================================================  PM1  ========================================================== */
/* ==========================================================  PM2  ========================================================== */
/* ==========================================================  PM3  ========================================================== */
/* ==========================================================  PM4  ========================================================== */
/* ==========================================================  PM5  ========================================================== */
/* ==========================================================  PM6  ========================================================== */
/* ==========================================================  PM7  ========================================================== */
/* =========================================================  PM12  ========================================================== */
/* =========================================================  PM13  ========================================================== */
/* =========================================================  PM14  ========================================================== */
/* ==========================================================  P0  =========================================================== */
/* ==========================================================  P1  =========================================================== */
/* ==========================================================  P2  =========================================================== */
/* ==========================================================  P3  =========================================================== */
/* ==========================================================  P4  =========================================================== */
/* ==========================================================  P5  =========================================================== */
/* ==========================================================  P6  =========================================================== */
/* ==========================================================  P7  =========================================================== */
/* ==========================================================  P12  ========================================================== */
/* ==========================================================  P13  ========================================================== */
/* ==========================================================  P14  ========================================================== */
/* ==========================================================  PU0  ========================================================== */
/* ==========================================================  PU1  ========================================================== */
/* ==========================================================  PU3  ========================================================== */
/* ==========================================================  PU4  ========================================================== */
/* ==========================================================  PU5  ========================================================== */
/* ==========================================================  PU7  ========================================================== */
/* =========================================================  PU12  ========================================================== */
/* =========================================================  PU13  ========================================================== */
/* =========================================================  PU14  ========================================================== */
/* =========================================================  PIM0  ========================================================== */
/* =========================================================  PIM1  ========================================================== */
/* =========================================================  PIM3  ========================================================== */
/* =========================================================  PIM5  ========================================================== */
/* =========================================================  PIM7  ========================================================== */
/* =========================================================  POM0  ========================================================== */
/* =========================================================  POM1  ========================================================== */
/* =========================================================  POM3  ========================================================== */
/* =========================================================  POM5  ========================================================== */
/* =========================================================  POM7  ========================================================== */
/* =========================================================  PMC0  ========================================================== */
/* =========================================================  PMC1  ========================================================== */
/* =========================================================  PMC2  ========================================================== */
/* =========================================================  PMC12  ========================================================= */
/* =========================================================  PMC14  ========================================================= */
/* =========================================================  PIOR0  ========================================================= */
/* =========================================================  PIOR1  ========================================================= */
/* =========================================================  PIOR2  ========================================================= */
/* =========================================================  PIOR3  ========================================================= */
/* ==========================================================  PMS  ========================================================== */
/* ========================================================  GDIDIS  ========================================================= */


/* =========================================================================================================================== */
/* ================                                            DIV                                            ================ */
/* =========================================================================================================================== */

/* =======================================================  DIVIDEND  ======================================================== */
/* ========================================================  DIVISOR  ======================================================== */
/* =======================================================  QUOTIENT  ======================================================== */
/* =======================================================  REMAINDER  ======================================================= */
/* ========================================================  STATUS  ========================================================= */
#define DIV_STATUS_BUSY_Pos               (8UL)                     /*!< DIV STATUS: BUSY (Bit 8)                              */
#define DIV_STATUS_BUSY_Msk               (0x100UL)                 /*!< DIV STATUS: BUSY (Bitfield-Mask: 0x01)                */
#define DIV_STATUS_DIVBYZERO_Pos          (9UL)                     /*!< DIV STATUS: DIVBYZERO (Bit 9)                         */
#define DIV_STATUS_DIVBYZERO_Msk          (0x200UL)                 /*!< DIV STATUS: DIVBYZERO (Bitfield-Mask: 0x01)           */


/* =========================================================================================================================== */
/* ================                                           TM40                                            ================ */
/* =========================================================================================================================== */

/* =========================================================  TCR0  ========================================================== */
/* =========================================================  TMR00  ========================================================= */
#define TM40_TMR00_MD_Pos                 (0UL)                     /*!< TM40 TMR00: MD (Bit 0)                                */
#define TM40_TMR00_MD_Msk                 (0xfUL)                   /*!< TM40 TMR00: MD (Bitfield-Mask: 0x0f)                  */
#define TM40_TMR00_CIS_Pos                (6UL)                     /*!< TM40 TMR00: CIS (Bit 6)                               */
#define TM40_TMR00_CIS_Msk                (0xc0UL)                  /*!< TM40 TMR00: CIS (Bitfield-Mask: 0x03)                 */
#define TM40_TMR00_STS_Pos                (8UL)                     /*!< TM40 TMR00: STS (Bit 8)                               */
#define TM40_TMR00_STS_Msk                (0x700UL)                 /*!< TM40 TMR00: STS (Bitfield-Mask: 0x07)                 */
#define TM40_TMR00_CCS_Pos                (12UL)                    /*!< TM40 TMR00: CCS (Bit 12)                              */
#define TM40_TMR00_CCS_Msk                (0x1000UL)                /*!< TM40 TMR00: CCS (Bitfield-Mask: 0x01)                 */
#define TM40_TMR00_CKS_Pos                (14UL)                    /*!< TM40 TMR00: CKS (Bit 14)                              */
#define TM40_TMR00_CKS_Msk                (0xc000UL)                /*!< TM40 TMR00: CKS (Bitfield-Mask: 0x03)                 */
/* =========================================================  TMR01  ========================================================= */
#define TM40_TMR01_MD_Pos                 (0UL)                     /*!< TM40 TMR01: MD (Bit 0)                                */
#define TM40_TMR01_MD_Msk                 (0xfUL)                   /*!< TM40 TMR01: MD (Bitfield-Mask: 0x0f)                  */
#define TM40_TMR01_CIS_Pos                (6UL)                     /*!< TM40 TMR01: CIS (Bit 6)                               */
#define TM40_TMR01_CIS_Msk                (0xc0UL)                  /*!< TM40 TMR01: CIS (Bitfield-Mask: 0x03)                 */
#define TM40_TMR01_STS_Pos                (8UL)                     /*!< TM40 TMR01: STS (Bit 8)                               */
#define TM40_TMR01_STS_Msk                (0x700UL)                 /*!< TM40 TMR01: STS (Bitfield-Mask: 0x07)                 */
#define TM40_TMR01_SPLIT_Pos              (11UL)                    /*!< TM40 TMR01: SPLIT (Bit 11)                            */
#define TM40_TMR01_SPLIT_Msk              (0x800UL)                 /*!< TM40 TMR01: SPLIT (Bitfield-Mask: 0x01)               */
#define TM40_TMR01_CCS_Pos                (12UL)                    /*!< TM40 TMR01: CCS (Bit 12)                              */
#define TM40_TMR01_CCS_Msk                (0x1000UL)                /*!< TM40 TMR01: CCS (Bitfield-Mask: 0x01)                 */
#define TM40_TMR01_CKS_Pos                (14UL)                    /*!< TM40 TMR01: CKS (Bit 14)                              */
#define TM40_TMR01_CKS_Msk                (0xc000UL)                /*!< TM40 TMR01: CKS (Bitfield-Mask: 0x03)                 */
/* =========================================================  TMR02  ========================================================= */
#define TM40_TMR02_MD_Pos                 (0UL)                     /*!< TM40 TMR02: MD (Bit 0)                                */
#define TM40_TMR02_MD_Msk                 (0xfUL)                   /*!< TM40 TMR02: MD (Bitfield-Mask: 0x0f)                  */
#define TM40_TMR02_CIS_Pos                (6UL)                     /*!< TM40 TMR02: CIS (Bit 6)                               */
#define TM40_TMR02_CIS_Msk                (0xc0UL)                  /*!< TM40 TMR02: CIS (Bitfield-Mask: 0x03)                 */
#define TM40_TMR02_STS_Pos                (8UL)                     /*!< TM40 TMR02: STS (Bit 8)                               */
#define TM40_TMR02_STS_Msk                (0x700UL)                 /*!< TM40 TMR02: STS (Bitfield-Mask: 0x07)                 */
#define TM40_TMR02_MASTER_Pos             (11UL)                    /*!< TM40 TMR02: MASTER (Bit 11)                           */
#define TM40_TMR02_MASTER_Msk             (0x800UL)                 /*!< TM40 TMR02: MASTER (Bitfield-Mask: 0x01)              */
#define TM40_TMR02_CCS_Pos                (12UL)                    /*!< TM40 TMR02: CCS (Bit 12)                              */
#define TM40_TMR02_CCS_Msk                (0x1000UL)                /*!< TM40 TMR02: CCS (Bitfield-Mask: 0x01)                 */
#define TM40_TMR02_CKS_Pos                (14UL)                    /*!< TM40 TMR02: CKS (Bit 14)                              */
#define TM40_TMR02_CKS_Msk                (0xc000UL)                /*!< TM40 TMR02: CKS (Bitfield-Mask: 0x03)                 */
/* =========================================================  TMR03  ========================================================= */
#define TM40_TMR03_MD_Pos                 (0UL)                     /*!< TM40 TMR03: MD (Bit 0)                                */
#define TM40_TMR03_MD_Msk                 (0xfUL)                   /*!< TM40 TMR03: MD (Bitfield-Mask: 0x0f)                  */
#define TM40_TMR03_CIS_Pos                (6UL)                     /*!< TM40 TMR03: CIS (Bit 6)                               */
#define TM40_TMR03_CIS_Msk                (0xc0UL)                  /*!< TM40 TMR03: CIS (Bitfield-Mask: 0x03)                 */
#define TM40_TMR03_STS_Pos                (8UL)                     /*!< TM40 TMR03: STS (Bit 8)                               */
#define TM40_TMR03_STS_Msk                (0x700UL)                 /*!< TM40 TMR03: STS (Bitfield-Mask: 0x07)                 */
#define TM40_TMR03_SPLIT_Pos              (11UL)                    /*!< TM40 TMR03: SPLIT (Bit 11)                            */
#define TM40_TMR03_SPLIT_Msk              (0x800UL)                 /*!< TM40 TMR03: SPLIT (Bitfield-Mask: 0x01)               */
#define TM40_TMR03_CCS_Pos                (12UL)                    /*!< TM40 TMR03: CCS (Bit 12)                              */
#define TM40_TMR03_CCS_Msk                (0x1000UL)                /*!< TM40 TMR03: CCS (Bitfield-Mask: 0x01)                 */
#define TM40_TMR03_CKS_Pos                (14UL)                    /*!< TM40 TMR03: CKS (Bit 14)                              */
#define TM40_TMR03_CKS_Msk                (0xc000UL)                /*!< TM40 TMR03: CKS (Bitfield-Mask: 0x03)                 */
/* =========================================================  TSR00  ========================================================= */
#define TM40_TSR00_OVF_Pos                (0UL)                     /*!< TM40 TSR00: OVF (Bit 0)                               */
#define TM40_TSR00_OVF_Msk                (0x1UL)                   /*!< TM40 TSR00: OVF (Bitfield-Mask: 0x01)                 */
/* =========================================================  TSR01  ========================================================= */
#define TM40_TSR01_OVF_Pos                (0UL)                     /*!< TM40 TSR01: OVF (Bit 0)                               */
#define TM40_TSR01_OVF_Msk                (0x1UL)                   /*!< TM40 TSR01: OVF (Bitfield-Mask: 0x01)                 */
/* =========================================================  TSR02  ========================================================= */
#define TM40_TSR02_OVF_Pos                (0UL)                     /*!< TM40 TSR02: OVF (Bit 0)                               */
#define TM40_TSR02_OVF_Msk                (0x1UL)                   /*!< TM40 TSR02: OVF (Bitfield-Mask: 0x01)                 */
/* =========================================================  TSR03  ========================================================= */
#define TM40_TSR03_OVF_Pos                (0UL)                     /*!< TM40 TSR03: OVF (Bit 0)                               */
#define TM40_TSR03_OVF_Msk                (0x1UL)                   /*!< TM40 TSR03: OVF (Bitfield-Mask: 0x01)                 */
/* ==========================================================  TE0  ========================================================== */
#define TM40_TE0_TE00_Pos                 (0UL)                     /*!< TM40 TE0: TE00 (Bit 0)                                */
#define TM40_TE0_TE00_Msk                 (0x1UL)                   /*!< TM40 TE0: TE00 (Bitfield-Mask: 0x01)                  */
#define TM40_TE0_TE01_Pos                 (1UL)                     /*!< TM40 TE0: TE01 (Bit 1)                                */
#define TM40_TE0_TE01_Msk                 (0x2UL)                   /*!< TM40 TE0: TE01 (Bitfield-Mask: 0x01)                  */
#define TM40_TE0_TE02_Pos                 (2UL)                     /*!< TM40 TE0: TE02 (Bit 2)                                */
#define TM40_TE0_TE02_Msk                 (0x4UL)                   /*!< TM40 TE0: TE02 (Bitfield-Mask: 0x01)                  */
#define TM40_TE0_TE03_Pos                 (3UL)                     /*!< TM40 TE0: TE03 (Bit 3)                                */
#define TM40_TE0_TE03_Msk                 (0x8UL)                   /*!< TM40 TE0: TE03 (Bitfield-Mask: 0x01)                  */
#define TM40_TE0_TEH01_Pos                (9UL)                     /*!< TM40 TE0: TEH01 (Bit 9)                               */
#define TM40_TE0_TEH01_Msk                (0x200UL)                 /*!< TM40 TE0: TEH01 (Bitfield-Mask: 0x01)                 */
#define TM40_TE0_TEH03_Pos                (11UL)                    /*!< TM40 TE0: TEH03 (Bit 11)                              */
#define TM40_TE0_TEH03_Msk                (0x800UL)                 /*!< TM40 TE0: TEH03 (Bitfield-Mask: 0x01)                 */
/* ==========================================================  TS0  ========================================================== */
#define TM40_TS0_TS00_Pos                 (0UL)                     /*!< TM40 TS0: TS00 (Bit 0)                                */
#define TM40_TS0_TS00_Msk                 (0x1UL)                   /*!< TM40 TS0: TS00 (Bitfield-Mask: 0x01)                  */
#define TM40_TS0_TS01_Pos                 (1UL)                     /*!< TM40 TS0: TS01 (Bit 1)                                */
#define TM40_TS0_TS01_Msk                 (0x2UL)                   /*!< TM40 TS0: TS01 (Bitfield-Mask: 0x01)                  */
#define TM40_TS0_TS02_Pos                 (2UL)                     /*!< TM40 TS0: TS02 (Bit 2)                                */
#define TM40_TS0_TS02_Msk                 (0x4UL)                   /*!< TM40 TS0: TS02 (Bitfield-Mask: 0x01)                  */
#define TM40_TS0_TS03_Pos                 (3UL)                     /*!< TM40 TS0: TS03 (Bit 3)                                */
#define TM40_TS0_TS03_Msk                 (0x8UL)                   /*!< TM40 TS0: TS03 (Bitfield-Mask: 0x01)                  */
#define TM40_TS0_TSH01_Pos                (9UL)                     /*!< TM40 TS0: TSH01 (Bit 9)                               */
#define TM40_TS0_TSH01_Msk                (0x200UL)                 /*!< TM40 TS0: TSH01 (Bitfield-Mask: 0x01)                 */
#define TM40_TS0_TSH03_Pos                (11UL)                    /*!< TM40 TS0: TSH03 (Bit 11)                              */
#define TM40_TS0_TSH03_Msk                (0x800UL)                 /*!< TM40 TS0: TSH03 (Bitfield-Mask: 0x01)                 */
/* ==========================================================  TT0  ========================================================== */
#define TM40_TT0_TT00_Pos                 (0UL)                     /*!< TM40 TT0: TT00 (Bit 0)                                */
#define TM40_TT0_TT00_Msk                 (0x1UL)                   /*!< TM40 TT0: TT00 (Bitfield-Mask: 0x01)                  */
#define TM40_TT0_TT01_Pos                 (1UL)                     /*!< TM40 TT0: TT01 (Bit 1)                                */
#define TM40_TT0_TT01_Msk                 (0x2UL)                   /*!< TM40 TT0: TT01 (Bitfield-Mask: 0x01)                  */
#define TM40_TT0_TT02_Pos                 (2UL)                     /*!< TM40 TT0: TT02 (Bit 2)                                */
#define TM40_TT0_TT02_Msk                 (0x4UL)                   /*!< TM40 TT0: TT02 (Bitfield-Mask: 0x01)                  */
#define TM40_TT0_TT03_Pos                 (3UL)                     /*!< TM40 TT0: TT03 (Bit 3)                                */
#define TM40_TT0_TT03_Msk                 (0x8UL)                   /*!< TM40 TT0: TT03 (Bitfield-Mask: 0x01)                  */
#define TM40_TT0_TTH01_Pos                (9UL)                     /*!< TM40 TT0: TTH01 (Bit 9)                               */
#define TM40_TT0_TTH01_Msk                (0x200UL)                 /*!< TM40 TT0: TTH01 (Bitfield-Mask: 0x01)                 */
#define TM40_TT0_TTH03_Pos                (11UL)                    /*!< TM40 TT0: TTH03 (Bit 11)                              */
#define TM40_TT0_TTH03_Msk                (0x800UL)                 /*!< TM40 TT0: TTH03 (Bitfield-Mask: 0x01)                 */
/* =========================================================  TPS0  ========================================================== */
#define TM40_TPS0_PRS00_Pos               (0UL)                     /*!< TM40 TPS0: PRS00 (Bit 0)                              */
#define TM40_TPS0_PRS00_Msk               (0xfUL)                   /*!< TM40 TPS0: PRS00 (Bitfield-Mask: 0x0f)                */
#define TM40_TPS0_PRS01_Pos               (4UL)                     /*!< TM40 TPS0: PRS01 (Bit 4)                              */
#define TM40_TPS0_PRS01_Msk               (0xf0UL)                  /*!< TM40 TPS0: PRS01 (Bitfield-Mask: 0x0f)                */
#define TM40_TPS0_PRS02_Pos               (8UL)                     /*!< TM40 TPS0: PRS02 (Bit 8)                              */
#define TM40_TPS0_PRS02_Msk               (0x300UL)                 /*!< TM40 TPS0: PRS02 (Bitfield-Mask: 0x03)                */
#define TM40_TPS0_PRS03_Pos               (12UL)                    /*!< TM40 TPS0: PRS03 (Bit 12)                             */
#define TM40_TPS0_PRS03_Msk               (0x3000UL)                /*!< TM40 TPS0: PRS03 (Bitfield-Mask: 0x03)                */
/* ==========================================================  TO0  ========================================================== */
#define TM40_TO0_TO00_Pos                 (0UL)                     /*!< TM40 TO0: TO00 (Bit 0)                                */
#define TM40_TO0_TO00_Msk                 (0x1UL)                   /*!< TM40 TO0: TO00 (Bitfield-Mask: 0x01)                  */
#define TM40_TO0_TO01_Pos                 (1UL)                     /*!< TM40 TO0: TO01 (Bit 1)                                */
#define TM40_TO0_TO01_Msk                 (0x2UL)                   /*!< TM40 TO0: TO01 (Bitfield-Mask: 0x01)                  */
#define TM40_TO0_TO02_Pos                 (2UL)                     /*!< TM40 TO0: TO02 (Bit 2)                                */
#define TM40_TO0_TO02_Msk                 (0x4UL)                   /*!< TM40 TO0: TO02 (Bitfield-Mask: 0x01)                  */
#define TM40_TO0_TO03_Pos                 (3UL)                     /*!< TM40 TO0: TO03 (Bit 3)                                */
#define TM40_TO0_TO03_Msk                 (0x8UL)                   /*!< TM40 TO0: TO03 (Bitfield-Mask: 0x01)                  */
/* =========================================================  TOE0  ========================================================== */
#define TM40_TOE0_TOE00_Pos               (0UL)                     /*!< TM40 TOE0: TOE00 (Bit 0)                              */
#define TM40_TOE0_TOE00_Msk               (0x1UL)                   /*!< TM40 TOE0: TOE00 (Bitfield-Mask: 0x01)                */
#define TM40_TOE0_TOE01_Pos               (1UL)                     /*!< TM40 TOE0: TOE01 (Bit 1)                              */
#define TM40_TOE0_TOE01_Msk               (0x2UL)                   /*!< TM40 TOE0: TOE01 (Bitfield-Mask: 0x01)                */
#define TM40_TOE0_TOE02_Pos               (2UL)                     /*!< TM40 TOE0: TOE02 (Bit 2)                              */
#define TM40_TOE0_TOE02_Msk               (0x4UL)                   /*!< TM40 TOE0: TOE02 (Bitfield-Mask: 0x01)                */
#define TM40_TOE0_TOE03_Pos               (3UL)                     /*!< TM40 TOE0: TOE03 (Bit 3)                              */
#define TM40_TOE0_TOE03_Msk               (0x8UL)                   /*!< TM40 TOE0: TOE03 (Bitfield-Mask: 0x01)                */
/* =========================================================  TOL0  ========================================================== */
#define TM40_TOL0_TOL01_Pos               (1UL)                     /*!< TM40 TOL0: TOL01 (Bit 1)                              */
#define TM40_TOL0_TOL01_Msk               (0x2UL)                   /*!< TM40 TOL0: TOL01 (Bitfield-Mask: 0x01)                */
#define TM40_TOL0_TOL02_Pos               (2UL)                     /*!< TM40 TOL0: TOL02 (Bit 2)                              */
#define TM40_TOL0_TOL02_Msk               (0x4UL)                   /*!< TM40 TOL0: TOL02 (Bitfield-Mask: 0x01)                */
#define TM40_TOL0_TOL03_Pos               (3UL)                     /*!< TM40 TOL0: TOL03 (Bit 3)                              */
#define TM40_TOL0_TOL03_Msk               (0x8UL)                   /*!< TM40 TOL0: TOL03 (Bitfield-Mask: 0x01)                */
/* =========================================================  TOM0  ========================================================== */
#define TM40_TOM0_TOM01_Pos               (1UL)                     /*!< TM40 TOM0: TOM01 (Bit 1)                              */
#define TM40_TOM0_TOM01_Msk               (0x2UL)                   /*!< TM40 TOM0: TOM01 (Bitfield-Mask: 0x01)                */
#define TM40_TOM0_TOM02_Pos               (2UL)                     /*!< TM40 TOM0: TOM02 (Bit 2)                              */
#define TM40_TOM0_TOM02_Msk               (0x4UL)                   /*!< TM40 TOM0: TOM02 (Bitfield-Mask: 0x01)                */
#define TM40_TOM0_TOM03_Pos               (3UL)                     /*!< TM40 TOM0: TOM03 (Bit 3)                              */
#define TM40_TOM0_TOM03_Msk               (0x8UL)                   /*!< TM40 TOM0: TOM03 (Bitfield-Mask: 0x01)                */
/* =========================================================  TDR0  ========================================================== */
/* =========================================================  TDR0  ========================================================== */
/* ========================================================  TDR01L  ========================================================= */
/* ========================================================  TDR01H  ========================================================= */
/* ========================================================  TDR03L  ========================================================= */
/* ========================================================  TDR03H  ========================================================= */


/* =========================================================================================================================== */
/* ================                                            TMA                                            ================ */
/* =========================================================================================================================== */

/* =========================================================  TACR0  ========================================================= */
#define TMA_TACR0_TSTART_Pos              (0UL)                     /*!< TMA TACR0: TSTART (Bit 0)                             */
#define TMA_TACR0_TSTART_Msk              (0x1UL)                   /*!< TMA TACR0: TSTART (Bitfield-Mask: 0x01)               */
#define TMA_TACR0_TCSTF_Pos               (1UL)                     /*!< TMA TACR0: TCSTF (Bit 1)                              */
#define TMA_TACR0_TCSTF_Msk               (0x2UL)                   /*!< TMA TACR0: TCSTF (Bitfield-Mask: 0x01)                */
#define TMA_TACR0_TSTOP_Pos               (2UL)                     /*!< TMA TACR0: TSTOP (Bit 2)                              */
#define TMA_TACR0_TSTOP_Msk               (0x4UL)                   /*!< TMA TACR0: TSTOP (Bitfield-Mask: 0x01)                */
#define TMA_TACR0_TEDGF_Pos               (4UL)                     /*!< TMA TACR0: TEDGF (Bit 4)                              */
#define TMA_TACR0_TEDGF_Msk               (0x10UL)                  /*!< TMA TACR0: TEDGF (Bitfield-Mask: 0x01)                */
#define TMA_TACR0_TUNDF_Pos               (5UL)                     /*!< TMA TACR0: TUNDF (Bit 5)                              */
#define TMA_TACR0_TUNDF_Msk               (0x20UL)                  /*!< TMA TACR0: TUNDF (Bitfield-Mask: 0x01)                */
/* ========================================================  TAIOC0  ========================================================= */
#define TMA_TAIOC0_TEDGSEL_Pos            (0UL)                     /*!< TMA TAIOC0: TEDGSEL (Bit 0)                           */
#define TMA_TAIOC0_TEDGSEL_Msk            (0x1UL)                   /*!< TMA TAIOC0: TEDGSEL (Bitfield-Mask: 0x01)             */
#define TMA_TAIOC0_TOENA_Pos              (2UL)                     /*!< TMA TAIOC0: TOENA (Bit 2)                             */
#define TMA_TAIOC0_TOENA_Msk              (0x4UL)                   /*!< TMA TAIOC0: TOENA (Bitfield-Mask: 0x01)               */
#define TMA_TAIOC0_TIPF_Pos               (4UL)                     /*!< TMA TAIOC0: TIPF (Bit 4)                              */
#define TMA_TAIOC0_TIPF_Msk               (0x30UL)                  /*!< TMA TAIOC0: TIPF (Bitfield-Mask: 0x03)                */
#define TMA_TAIOC0_TIOGT_Pos              (6UL)                     /*!< TMA TAIOC0: TIOGT (Bit 6)                             */
#define TMA_TAIOC0_TIOGT_Msk              (0xc0UL)                  /*!< TMA TAIOC0: TIOGT (Bitfield-Mask: 0x03)               */
/* =========================================================  TAMR0  ========================================================= */
#define TMA_TAMR0_TMOD_Pos                (0UL)                     /*!< TMA TAMR0: TMOD (Bit 0)                               */
#define TMA_TAMR0_TMOD_Msk                (0x7UL)                   /*!< TMA TAMR0: TMOD (Bitfield-Mask: 0x07)                 */
#define TMA_TAMR0_TEDGPL_Pos              (3UL)                     /*!< TMA TAMR0: TEDGPL (Bit 3)                             */
#define TMA_TAMR0_TEDGPL_Msk              (0x8UL)                   /*!< TMA TAMR0: TEDGPL (Bitfield-Mask: 0x01)               */
#define TMA_TAMR0_TCK_Pos                 (4UL)                     /*!< TMA TAMR0: TCK (Bit 4)                                */
#define TMA_TAMR0_TCK_Msk                 (0x70UL)                  /*!< TMA TAMR0: TCK (Bitfield-Mask: 0x07)                  */
/* ========================================================  TAISR0  ========================================================= */
#define TMA_TAISR0_RCCPSEL_Pos            (0UL)                     /*!< TMA TAISR0: RCCPSEL (Bit 0)                           */
#define TMA_TAISR0_RCCPSEL_Msk            (0x7UL)                   /*!< TMA TAISR0: RCCPSEL (Bitfield-Mask: 0x07)             */
/* ==========================================================  TA0  ========================================================== */


/* =========================================================================================================================== */
/* ================                                            TMB                                            ================ */
/* =========================================================================================================================== */

/* =========================================================  TBMR  ========================================================== */
#define TMB_TBMR_TBPWM_Pos                (0UL)                     /*!< TMB TBMR: TBPWM (Bit 0)                               */
#define TMB_TBMR_TBPWM_Msk                (0x1UL)                   /*!< TMB TBMR: TBPWM (Bitfield-Mask: 0x01)                 */
#define TMB_TBMR_TBMDF_Pos                (1UL)                     /*!< TMB TBMR: TBMDF (Bit 1)                               */
#define TMB_TBMR_TBMDF_Msk                (0x2UL)                   /*!< TMB TBMR: TBMDF (Bitfield-Mask: 0x01)                 */
#define TMB_TBMR_TBDFA_Pos                (2UL)                     /*!< TMB TBMR: TBDFA (Bit 2)                               */
#define TMB_TBMR_TBDFA_Msk                (0x4UL)                   /*!< TMB TBMR: TBDFA (Bitfield-Mask: 0x01)                 */
#define TMB_TBMR_TBDFB_Pos                (3UL)                     /*!< TMB TBMR: TBDFB (Bit 3)                               */
#define TMB_TBMR_TBDFB_Msk                (0x8UL)                   /*!< TMB TBMR: TBDFB (Bitfield-Mask: 0x01)                 */
#define TMB_TBMR_TBDFCK_Pos               (4UL)                     /*!< TMB TBMR: TBDFCK (Bit 4)                              */
#define TMB_TBMR_TBDFCK_Msk               (0x30UL)                  /*!< TMB TBMR: TBDFCK (Bitfield-Mask: 0x03)                */
#define TMB_TBMR_TBELCICE_Pos             (6UL)                     /*!< TMB TBMR: TBELCICE (Bit 6)                            */
#define TMB_TBMR_TBELCICE_Msk             (0x40UL)                  /*!< TMB TBMR: TBELCICE (Bitfield-Mask: 0x01)              */
#define TMB_TBMR_TBSTART_Pos              (7UL)                     /*!< TMB TBMR: TBSTART (Bit 7)                             */
#define TMB_TBMR_TBSTART_Msk              (0x80UL)                  /*!< TMB TBMR: TBSTART (Bitfield-Mask: 0x01)               */
/* ========================================================  TBCNTC  ========================================================= */
#define TMB_TBCNTC_CNTEN0_Pos             (0UL)                     /*!< TMB TBCNTC: CNTEN0 (Bit 0)                            */
#define TMB_TBCNTC_CNTEN0_Msk             (0x1UL)                   /*!< TMB TBCNTC: CNTEN0 (Bitfield-Mask: 0x01)              */
#define TMB_TBCNTC_CNTEN1_Pos             (1UL)                     /*!< TMB TBCNTC: CNTEN1 (Bit 1)                            */
#define TMB_TBCNTC_CNTEN1_Msk             (0x2UL)                   /*!< TMB TBCNTC: CNTEN1 (Bitfield-Mask: 0x01)              */
#define TMB_TBCNTC_CNTEN2_Pos             (2UL)                     /*!< TMB TBCNTC: CNTEN2 (Bit 2)                            */
#define TMB_TBCNTC_CNTEN2_Msk             (0x4UL)                   /*!< TMB TBCNTC: CNTEN2 (Bitfield-Mask: 0x01)              */
#define TMB_TBCNTC_CNTEN3_Pos             (3UL)                     /*!< TMB TBCNTC: CNTEN3 (Bit 3)                            */
#define TMB_TBCNTC_CNTEN3_Msk             (0x8UL)                   /*!< TMB TBCNTC: CNTEN3 (Bitfield-Mask: 0x01)              */
#define TMB_TBCNTC_CNTEN4_Pos             (4UL)                     /*!< TMB TBCNTC: CNTEN4 (Bit 4)                            */
#define TMB_TBCNTC_CNTEN4_Msk             (0x10UL)                  /*!< TMB TBCNTC: CNTEN4 (Bitfield-Mask: 0x01)              */
#define TMB_TBCNTC_CNTEN5_Pos             (5UL)                     /*!< TMB TBCNTC: CNTEN5 (Bit 5)                            */
#define TMB_TBCNTC_CNTEN5_Msk             (0x20UL)                  /*!< TMB TBCNTC: CNTEN5 (Bitfield-Mask: 0x01)              */
#define TMB_TBCNTC_CNTEN6_Pos             (6UL)                     /*!< TMB TBCNTC: CNTEN6 (Bit 6)                            */
#define TMB_TBCNTC_CNTEN6_Msk             (0x40UL)                  /*!< TMB TBCNTC: CNTEN6 (Bitfield-Mask: 0x01)              */
#define TMB_TBCNTC_CNTEN7_Pos             (7UL)                     /*!< TMB TBCNTC: CNTEN7 (Bit 7)                            */
#define TMB_TBCNTC_CNTEN7_Msk             (0x80UL)                  /*!< TMB TBCNTC: CNTEN7 (Bitfield-Mask: 0x01)              */
/* =========================================================  TBCR  ========================================================== */
#define TMB_TBCR_TBTCK_Pos                (0UL)                     /*!< TMB TBCR: TBTCK (Bit 0)                               */
#define TMB_TBCR_TBTCK_Msk                (0x7UL)                   /*!< TMB TBCR: TBTCK (Bitfield-Mask: 0x07)                 */
#define TMB_TBCR_TBCKEG_Pos               (3UL)                     /*!< TMB TBCR: TBCKEG (Bit 3)                              */
#define TMB_TBCR_TBCKEG_Msk               (0x18UL)                  /*!< TMB TBCR: TBCKEG (Bitfield-Mask: 0x03)                */
#define TMB_TBCR_TBCCLR_Pos               (5UL)                     /*!< TMB TBCR: TBCCLR (Bit 5)                              */
#define TMB_TBCR_TBCCLR_Msk               (0x60UL)                  /*!< TMB TBCR: TBCCLR (Bitfield-Mask: 0x03)                */
/* =========================================================  TBIER  ========================================================= */
#define TMB_TBIER_TBIMIEA_Pos             (0UL)                     /*!< TMB TBIER: TBIMIEA (Bit 0)                            */
#define TMB_TBIER_TBIMIEA_Msk             (0x1UL)                   /*!< TMB TBIER: TBIMIEA (Bitfield-Mask: 0x01)              */
#define TMB_TBIER_TBIMIEB_Pos             (1UL)                     /*!< TMB TBIER: TBIMIEB (Bit 1)                            */
#define TMB_TBIER_TBIMIEB_Msk             (0x2UL)                   /*!< TMB TBIER: TBIMIEB (Bitfield-Mask: 0x01)              */
#define TMB_TBIER_TBUDIE_Pos              (2UL)                     /*!< TMB TBIER: TBUDIE (Bit 2)                             */
#define TMB_TBIER_TBUDIE_Msk              (0x4UL)                   /*!< TMB TBIER: TBUDIE (Bitfield-Mask: 0x01)               */
#define TMB_TBIER_TBOVIE_Pos              (3UL)                     /*!< TMB TBIER: TBOVIE (Bit 3)                             */
#define TMB_TBIER_TBOVIE_Msk              (0x8UL)                   /*!< TMB TBIER: TBOVIE (Bitfield-Mask: 0x01)               */
/* =========================================================  TBSR  ========================================================== */
#define TMB_TBSR_TBIMFA_Pos               (0UL)                     /*!< TMB TBSR: TBIMFA (Bit 0)                              */
#define TMB_TBSR_TBIMFA_Msk               (0x1UL)                   /*!< TMB TBSR: TBIMFA (Bitfield-Mask: 0x01)                */
#define TMB_TBSR_TBIMFB_Pos               (1UL)                     /*!< TMB TBSR: TBIMFB (Bit 1)                              */
#define TMB_TBSR_TBIMFB_Msk               (0x2UL)                   /*!< TMB TBSR: TBIMFB (Bitfield-Mask: 0x01)                */
#define TMB_TBSR_TBUDF_Pos                (2UL)                     /*!< TMB TBSR: TBUDF (Bit 2)                               */
#define TMB_TBSR_TBUDF_Msk                (0x4UL)                   /*!< TMB TBSR: TBUDF (Bitfield-Mask: 0x01)                 */
#define TMB_TBSR_TBOVF_Pos                (3UL)                     /*!< TMB TBSR: TBOVF (Bit 3)                               */
#define TMB_TBSR_TBOVF_Msk                (0x8UL)                   /*!< TMB TBSR: TBOVF (Bitfield-Mask: 0x01)                 */
#define TMB_TBSR_TBDIRF_Pos               (4UL)                     /*!< TMB TBSR: TBDIRF (Bit 4)                              */
#define TMB_TBSR_TBDIRF_Msk               (0x10UL)                  /*!< TMB TBSR: TBDIRF (Bitfield-Mask: 0x01)                */
/* =========================================================  TBIOR  ========================================================= */
#define TMB_TBIOR_TBIOA_Pos               (0UL)                     /*!< TMB TBIOR: TBIOA (Bit 0)                              */
#define TMB_TBIOR_TBIOA_Msk               (0x7UL)                   /*!< TMB TBIOR: TBIOA (Bitfield-Mask: 0x07)                */
#define TMB_TBIOR_TBBUFA_Pos              (3UL)                     /*!< TMB TBIOR: TBBUFA (Bit 3)                             */
#define TMB_TBIOR_TBBUFA_Msk              (0x8UL)                   /*!< TMB TBIOR: TBBUFA (Bitfield-Mask: 0x01)               */
#define TMB_TBIOR_TBIOB_Pos               (4UL)                     /*!< TMB TBIOR: TBIOB (Bit 4)                              */
#define TMB_TBIOR_TBIOB_Msk               (0x70UL)                  /*!< TMB TBIOR: TBIOB (Bitfield-Mask: 0x07)                */
#define TMB_TBIOR_TBBUFB_Pos              (7UL)                     /*!< TMB TBIOR: TBBUFB (Bit 7)                             */
#define TMB_TBIOR_TBBUFB_Msk              (0x80UL)                  /*!< TMB TBIOR: TBBUFB (Bitfield-Mask: 0x01)               */
/* ==========================================================  TB  =========================================================== */
/* =========================================================  TBGR  ========================================================== */


/* =========================================================================================================================== */
/* ================                                            TMC                                            ================ */
/* =========================================================================================================================== */

/* ==========================================================  TC  =========================================================== */
/* =========================================================  TCBUF  ========================================================= */
/* =========================================================  TCCR1  ========================================================= */
#define TMC_TCCR1_OVIE_Pos                (0UL)                     /*!< TMC TCCR1: OVIE (Bit 0)                               */
#define TMC_TCCR1_OVIE_Msk                (0x1UL)                   /*!< TMC TCCR1: OVIE (Bitfield-Mask: 0x01)                 */
#define TMC_TCCR1_TM_TRIG_Pos             (1UL)                     /*!< TMC TCCR1: TM_TRIG (Bit 1)                            */
#define TMC_TCCR1_TM_TRIG_Msk             (0x2UL)                   /*!< TMC TCCR1: TM_TRIG (Bitfield-Mask: 0x01)              */
#define TMC_TCCR1_TRIG_MD_HW_Pos          (2UL)                     /*!< TMC TCCR1: TRIG_MD_HW (Bit 2)                         */
#define TMC_TCCR1_TRIG_MD_HW_Msk          (0x4UL)                   /*!< TMC TCCR1: TRIG_MD_HW (Bitfield-Mask: 0x01)           */
#define TMC_TCCR1_TRIG_MD_SW_Pos          (3UL)                     /*!< TMC TCCR1: TRIG_MD_SW (Bit 3)                         */
#define TMC_TCCR1_TRIG_MD_SW_Msk          (0x8UL)                   /*!< TMC TCCR1: TRIG_MD_SW (Bitfield-Mask: 0x01)           */
#define TMC_TCCR1_START_MD_Pos            (4UL)                     /*!< TMC TCCR1: START_MD (Bit 4)                           */
#define TMC_TCCR1_START_MD_Msk            (0x10UL)                  /*!< TMC TCCR1: START_MD (Bitfield-Mask: 0x01)             */
#define TMC_TCCR1_TCK_Pos                 (5UL)                     /*!< TMC TCCR1: TCK (Bit 5)                                */
#define TMC_TCCR1_TCK_Msk                 (0xe0UL)                  /*!< TMC TCCR1: TCK (Bitfield-Mask: 0x07)                  */
/* =========================================================  TCCR2  ========================================================= */
#define TMC_TCCR2_TSTART_Pos              (0UL)                     /*!< TMC TCCR2: TSTART (Bit 0)                             */
#define TMC_TCCR2_TSTART_Msk              (0x1UL)                   /*!< TMC TCCR2: TSTART (Bitfield-Mask: 0x01)               */
#define TMC_TCCR2_CMP1_TCR_Pos            (1UL)                     /*!< TMC TCCR2: CMP1_TCR (Bit 1)                           */
#define TMC_TCCR2_CMP1_TCR_Msk            (0x6UL)                   /*!< TMC TCCR2: CMP1_TCR (Bitfield-Mask: 0x03)             */
/* =========================================================  TCSR  ========================================================== */
#define TMC_TCSR_TCOVF_Pos                (0UL)                     /*!< TMC TCSR: TCOVF (Bit 0)                               */
#define TMC_TCSR_TCOVF_Msk                (0x1UL)                   /*!< TMC TCSR: TCOVF (Bitfield-Mask: 0x01)                 */
#define TMC_TCSR_TCSB_Pos                 (1UL)                     /*!< TMC TCSR: TCSB (Bit 1)                                */
#define TMC_TCSR_TCSB_Msk                 (0x2UL)                   /*!< TMC TCSR: TCSB (Bitfield-Mask: 0x01)                  */


/* =========================================================================================================================== */
/* ================                                            TMM                                            ================ */
/* =========================================================================================================================== */

/* =========================================================  TMELC  ========================================================= */
#define TMM_TMELC_ELCICE0_Pos             (0UL)                     /*!< TMM TMELC: ELCICE0 (Bit 0)                            */
#define TMM_TMELC_ELCICE0_Msk             (0x1UL)                   /*!< TMM TMELC: ELCICE0 (Bitfield-Mask: 0x01)              */
#define TMM_TMELC_ELCOBE0_Pos             (1UL)                     /*!< TMM TMELC: ELCOBE0 (Bit 1)                            */
#define TMM_TMELC_ELCOBE0_Msk             (0x2UL)                   /*!< TMM TMELC: ELCOBE0 (Bitfield-Mask: 0x01)              */
#define TMM_TMELC_ELCICE1_Pos             (4UL)                     /*!< TMM TMELC: ELCICE1 (Bit 4)                            */
#define TMM_TMELC_ELCICE1_Msk             (0x10UL)                  /*!< TMM TMELC: ELCICE1 (Bitfield-Mask: 0x01)              */
#define TMM_TMELC_ELCOBE1_Pos             (5UL)                     /*!< TMM TMELC: ELCOBE1 (Bit 5)                            */
#define TMM_TMELC_ELCOBE1_Msk             (0x20UL)                  /*!< TMM TMELC: ELCOBE1 (Bitfield-Mask: 0x01)              */
/* =========================================================  TMSTR  ========================================================= */
#define TMM_TMSTR_TSTART0_Pos             (0UL)                     /*!< TMM TMSTR: TSTART0 (Bit 0)                            */
#define TMM_TMSTR_TSTART0_Msk             (0x1UL)                   /*!< TMM TMSTR: TSTART0 (Bitfield-Mask: 0x01)              */
#define TMM_TMSTR_TSTART1_Pos             (1UL)                     /*!< TMM TMSTR: TSTART1 (Bit 1)                            */
#define TMM_TMSTR_TSTART1_Msk             (0x2UL)                   /*!< TMM TMSTR: TSTART1 (Bitfield-Mask: 0x01)              */
#define TMM_TMSTR_CSEL0_Pos               (2UL)                     /*!< TMM TMSTR: CSEL0 (Bit 2)                              */
#define TMM_TMSTR_CSEL0_Msk               (0x4UL)                   /*!< TMM TMSTR: CSEL0 (Bitfield-Mask: 0x01)                */
#define TMM_TMSTR_CSEL1_Pos               (3UL)                     /*!< TMM TMSTR: CSEL1 (Bit 3)                              */
#define TMM_TMSTR_CSEL1_Msk               (0x8UL)                   /*!< TMM TMSTR: CSEL1 (Bitfield-Mask: 0x01)                */
/* =========================================================  TMMR  ========================================================== */
#define TMM_TMMR_TMSYNC_Pos               (0UL)                     /*!< TMM TMMR: TMSYNC (Bit 0)                              */
#define TMM_TMMR_TMSYNC_Msk               (0x1UL)                   /*!< TMM TMMR: TMSYNC (Bitfield-Mask: 0x01)                */
#define TMM_TMMR_TMBFC0_Pos               (4UL)                     /*!< TMM TMMR: TMBFC0 (Bit 4)                              */
#define TMM_TMMR_TMBFC0_Msk               (0x10UL)                  /*!< TMM TMMR: TMBFC0 (Bitfield-Mask: 0x01)                */
#define TMM_TMMR_TMBFD0_Pos               (5UL)                     /*!< TMM TMMR: TMBFD0 (Bit 5)                              */
#define TMM_TMMR_TMBFD0_Msk               (0x20UL)                  /*!< TMM TMMR: TMBFD0 (Bitfield-Mask: 0x01)                */
#define TMM_TMMR_TMBFC1_Pos               (6UL)                     /*!< TMM TMMR: TMBFC1 (Bit 6)                              */
#define TMM_TMMR_TMBFC1_Msk               (0x40UL)                  /*!< TMM TMMR: TMBFC1 (Bitfield-Mask: 0x01)                */
#define TMM_TMMR_TMBFD1_Pos               (7UL)                     /*!< TMM TMMR: TMBFD1 (Bit 7)                              */
#define TMM_TMMR_TMBFD1_Msk               (0x80UL)                  /*!< TMM TMMR: TMBFD1 (Bitfield-Mask: 0x01)                */
/* =========================================================  TMPMR  ========================================================= */
#define TMM_TMPMR_TMPWMB0_Pos             (0UL)                     /*!< TMM TMPMR: TMPWMB0 (Bit 0)                            */
#define TMM_TMPMR_TMPWMB0_Msk             (0x1UL)                   /*!< TMM TMPMR: TMPWMB0 (Bitfield-Mask: 0x01)              */
#define TMM_TMPMR_TMPWMC0_Pos             (1UL)                     /*!< TMM TMPMR: TMPWMC0 (Bit 1)                            */
#define TMM_TMPMR_TMPWMC0_Msk             (0x2UL)                   /*!< TMM TMPMR: TMPWMC0 (Bitfield-Mask: 0x01)              */
#define TMM_TMPMR_TMPWMD0_Pos             (2UL)                     /*!< TMM TMPMR: TMPWMD0 (Bit 2)                            */
#define TMM_TMPMR_TMPWMD0_Msk             (0x4UL)                   /*!< TMM TMPMR: TMPWMD0 (Bitfield-Mask: 0x01)              */
#define TMM_TMPMR_TMPWMB1_Pos             (4UL)                     /*!< TMM TMPMR: TMPWMB1 (Bit 4)                            */
#define TMM_TMPMR_TMPWMB1_Msk             (0x10UL)                  /*!< TMM TMPMR: TMPWMB1 (Bitfield-Mask: 0x01)              */
#define TMM_TMPMR_TMPWMC1_Pos             (5UL)                     /*!< TMM TMPMR: TMPWMC1 (Bit 5)                            */
#define TMM_TMPMR_TMPWMC1_Msk             (0x20UL)                  /*!< TMM TMPMR: TMPWMC1 (Bitfield-Mask: 0x01)              */
#define TMM_TMPMR_TMPWMD1_Pos             (6UL)                     /*!< TMM TMPMR: TMPWMD1 (Bit 6)                            */
#define TMM_TMPMR_TMPWMD1_Msk             (0x40UL)                  /*!< TMM TMPMR: TMPWMD1 (Bitfield-Mask: 0x01)              */
/* =========================================================  TMFCR  ========================================================= */
#define TMM_TMFCR_CMD_Pos                 (0UL)                     /*!< TMM TMFCR: CMD (Bit 0)                                */
#define TMM_TMFCR_CMD_Msk                 (0x3UL)                   /*!< TMM TMFCR: CMD (Bitfield-Mask: 0x03)                  */
#define TMM_TMFCR_OLS0_Pos                (2UL)                     /*!< TMM TMFCR: OLS0 (Bit 2)                               */
#define TMM_TMFCR_OLS0_Msk                (0x4UL)                   /*!< TMM TMFCR: OLS0 (Bitfield-Mask: 0x01)                 */
#define TMM_TMFCR_OLS1_Pos                (3UL)                     /*!< TMM TMFCR: OLS1 (Bit 3)                               */
#define TMM_TMFCR_OLS1_Msk                (0x8UL)                   /*!< TMM TMFCR: OLS1 (Bitfield-Mask: 0x01)                 */
#define TMM_TMFCR_STCLK_Pos               (6UL)                     /*!< TMM TMFCR: STCLK (Bit 6)                              */
#define TMM_TMFCR_STCLK_Msk               (0x40UL)                  /*!< TMM TMFCR: STCLK (Bitfield-Mask: 0x01)                */
#define TMM_TMFCR_PWM3_Pos                (7UL)                     /*!< TMM TMFCR: PWM3 (Bit 7)                               */
#define TMM_TMFCR_PWM3_Msk                (0x80UL)                  /*!< TMM TMFCR: PWM3 (Bitfield-Mask: 0x01)                 */
/* ========================================================  TMOER1  ========================================================= */
#define TMM_TMOER1_EA0_Pos                (0UL)                     /*!< TMM TMOER1: EA0 (Bit 0)                               */
#define TMM_TMOER1_EA0_Msk                (0x1UL)                   /*!< TMM TMOER1: EA0 (Bitfield-Mask: 0x01)                 */
#define TMM_TMOER1_EB0_Pos                (1UL)                     /*!< TMM TMOER1: EB0 (Bit 1)                               */
#define TMM_TMOER1_EB0_Msk                (0x2UL)                   /*!< TMM TMOER1: EB0 (Bitfield-Mask: 0x01)                 */
#define TMM_TMOER1_EC0_Pos                (2UL)                     /*!< TMM TMOER1: EC0 (Bit 2)                               */
#define TMM_TMOER1_EC0_Msk                (0x4UL)                   /*!< TMM TMOER1: EC0 (Bitfield-Mask: 0x01)                 */
#define TMM_TMOER1_ED0_Pos                (3UL)                     /*!< TMM TMOER1: ED0 (Bit 3)                               */
#define TMM_TMOER1_ED0_Msk                (0x8UL)                   /*!< TMM TMOER1: ED0 (Bitfield-Mask: 0x01)                 */
#define TMM_TMOER1_EA1_Pos                (4UL)                     /*!< TMM TMOER1: EA1 (Bit 4)                               */
#define TMM_TMOER1_EA1_Msk                (0x10UL)                  /*!< TMM TMOER1: EA1 (Bitfield-Mask: 0x01)                 */
#define TMM_TMOER1_EB1_Pos                (5UL)                     /*!< TMM TMOER1: EB1 (Bit 5)                               */
#define TMM_TMOER1_EB1_Msk                (0x20UL)                  /*!< TMM TMOER1: EB1 (Bitfield-Mask: 0x01)                 */
#define TMM_TMOER1_EC1_Pos                (6UL)                     /*!< TMM TMOER1: EC1 (Bit 6)                               */
#define TMM_TMOER1_EC1_Msk                (0x40UL)                  /*!< TMM TMOER1: EC1 (Bitfield-Mask: 0x01)                 */
#define TMM_TMOER1_ED1_Pos                (7UL)                     /*!< TMM TMOER1: ED1 (Bit 7)                               */
#define TMM_TMOER1_ED1_Msk                (0x80UL)                  /*!< TMM TMOER1: ED1 (Bitfield-Mask: 0x01)                 */
/* ========================================================  TMOER2  ========================================================= */
#define TMM_TMOER2_TMSHUTS_Pos            (0UL)                     /*!< TMM TMOER2: TMSHUTS (Bit 0)                           */
#define TMM_TMOER2_TMSHUTS_Msk            (0x1UL)                   /*!< TMM TMOER2: TMSHUTS (Bitfield-Mask: 0x01)             */
#define TMM_TMOER2_TMPTO_Pos              (7UL)                     /*!< TMM TMOER2: TMPTO (Bit 7)                             */
#define TMM_TMOER2_TMPTO_Msk              (0x80UL)                  /*!< TMM TMOER2: TMPTO (Bitfield-Mask: 0x01)               */
/* =========================================================  TMOCR  ========================================================= */
#define TMM_TMOCR_TOA0_Pos                (0UL)                     /*!< TMM TMOCR: TOA0 (Bit 0)                               */
#define TMM_TMOCR_TOA0_Msk                (0x1UL)                   /*!< TMM TMOCR: TOA0 (Bitfield-Mask: 0x01)                 */
#define TMM_TMOCR_TOB0_Pos                (1UL)                     /*!< TMM TMOCR: TOB0 (Bit 1)                               */
#define TMM_TMOCR_TOB0_Msk                (0x2UL)                   /*!< TMM TMOCR: TOB0 (Bitfield-Mask: 0x01)                 */
#define TMM_TMOCR_TOC0_Pos                (2UL)                     /*!< TMM TMOCR: TOC0 (Bit 2)                               */
#define TMM_TMOCR_TOC0_Msk                (0x4UL)                   /*!< TMM TMOCR: TOC0 (Bitfield-Mask: 0x01)                 */
#define TMM_TMOCR_TOD0_Pos                (3UL)                     /*!< TMM TMOCR: TOD0 (Bit 3)                               */
#define TMM_TMOCR_TOD0_Msk                (0x8UL)                   /*!< TMM TMOCR: TOD0 (Bitfield-Mask: 0x01)                 */
#define TMM_TMOCR_TOA1_Pos                (4UL)                     /*!< TMM TMOCR: TOA1 (Bit 4)                               */
#define TMM_TMOCR_TOA1_Msk                (0x10UL)                  /*!< TMM TMOCR: TOA1 (Bitfield-Mask: 0x01)                 */
#define TMM_TMOCR_TOB1_Pos                (5UL)                     /*!< TMM TMOCR: TOB1 (Bit 5)                               */
#define TMM_TMOCR_TOB1_Msk                (0x20UL)                  /*!< TMM TMOCR: TOB1 (Bitfield-Mask: 0x01)                 */
#define TMM_TMOCR_TOC1_Pos                (6UL)                     /*!< TMM TMOCR: TOC1 (Bit 6)                               */
#define TMM_TMOCR_TOC1_Msk                (0x40UL)                  /*!< TMM TMOCR: TOC1 (Bitfield-Mask: 0x01)                 */
#define TMM_TMOCR_TOD1_Pos                (7UL)                     /*!< TMM TMOCR: TOD1 (Bit 7)                               */
#define TMM_TMOCR_TOD1_Msk                (0x80UL)                  /*!< TMM TMOCR: TOD1 (Bitfield-Mask: 0x01)                 */
/* =========================================================  TMDF0  ========================================================= */
#define TMM_TMDF0_DFA_Pos                 (0UL)                     /*!< TMM TMDF0: DFA (Bit 0)                                */
#define TMM_TMDF0_DFA_Msk                 (0x1UL)                   /*!< TMM TMDF0: DFA (Bitfield-Mask: 0x01)                  */
#define TMM_TMDF0_DFB_Pos                 (1UL)                     /*!< TMM TMDF0: DFB (Bit 1)                                */
#define TMM_TMDF0_DFB_Msk                 (0x2UL)                   /*!< TMM TMDF0: DFB (Bitfield-Mask: 0x01)                  */
#define TMM_TMDF0_DFC_Pos                 (2UL)                     /*!< TMM TMDF0: DFC (Bit 2)                                */
#define TMM_TMDF0_DFC_Msk                 (0x4UL)                   /*!< TMM TMDF0: DFC (Bitfield-Mask: 0x01)                  */
#define TMM_TMDF0_DFD_Pos                 (3UL)                     /*!< TMM TMDF0: DFD (Bit 3)                                */
#define TMM_TMDF0_DFD_Msk                 (0x8UL)                   /*!< TMM TMDF0: DFD (Bitfield-Mask: 0x01)                  */
#define TMM_TMDF0_DFCK_Pos                (6UL)                     /*!< TMM TMDF0: DFCK (Bit 6)                               */
#define TMM_TMDF0_DFCK_Msk                (0xc0UL)                  /*!< TMM TMDF0: DFCK (Bitfield-Mask: 0x03)                 */
/* =========================================================  TMDF1  ========================================================= */
#define TMM_TMDF1_DFA_Pos                 (0UL)                     /*!< TMM TMDF1: DFA (Bit 0)                                */
#define TMM_TMDF1_DFA_Msk                 (0x1UL)                   /*!< TMM TMDF1: DFA (Bitfield-Mask: 0x01)                  */
#define TMM_TMDF1_DFB_Pos                 (1UL)                     /*!< TMM TMDF1: DFB (Bit 1)                                */
#define TMM_TMDF1_DFB_Msk                 (0x2UL)                   /*!< TMM TMDF1: DFB (Bitfield-Mask: 0x01)                  */
#define TMM_TMDF1_DFC_Pos                 (2UL)                     /*!< TMM TMDF1: DFC (Bit 2)                                */
#define TMM_TMDF1_DFC_Msk                 (0x4UL)                   /*!< TMM TMDF1: DFC (Bitfield-Mask: 0x01)                  */
#define TMM_TMDF1_DFD_Pos                 (3UL)                     /*!< TMM TMDF1: DFD (Bit 3)                                */
#define TMM_TMDF1_DFD_Msk                 (0x8UL)                   /*!< TMM TMDF1: DFD (Bitfield-Mask: 0x01)                  */
#define TMM_TMDF1_DFCK_Pos                (6UL)                     /*!< TMM TMDF1: DFCK (Bit 6)                               */
#define TMM_TMDF1_DFCK_Msk                (0xc0UL)                  /*!< TMM TMDF1: DFCK (Bitfield-Mask: 0x03)                 */
/* =========================================================  TMCR0  ========================================================= */
#define TMM_TMCR0_TCK_Pos                 (0UL)                     /*!< TMM TMCR0: TCK (Bit 0)                                */
#define TMM_TMCR0_TCK_Msk                 (0x7UL)                   /*!< TMM TMCR0: TCK (Bitfield-Mask: 0x07)                  */
#define TMM_TMCR0_CKEG_Pos                (3UL)                     /*!< TMM TMCR0: CKEG (Bit 3)                               */
#define TMM_TMCR0_CKEG_Msk                (0x18UL)                  /*!< TMM TMCR0: CKEG (Bitfield-Mask: 0x03)                 */
#define TMM_TMCR0_CCLR_Pos                (5UL)                     /*!< TMM TMCR0: CCLR (Bit 5)                               */
#define TMM_TMCR0_CCLR_Msk                (0xe0UL)                  /*!< TMM TMCR0: CCLR (Bitfield-Mask: 0x07)                 */
/* =========================================================  TMCR1  ========================================================= */
#define TMM_TMCR1_TCK_Pos                 (0UL)                     /*!< TMM TMCR1: TCK (Bit 0)                                */
#define TMM_TMCR1_TCK_Msk                 (0x7UL)                   /*!< TMM TMCR1: TCK (Bitfield-Mask: 0x07)                  */
#define TMM_TMCR1_CKEG_Pos                (3UL)                     /*!< TMM TMCR1: CKEG (Bit 3)                               */
#define TMM_TMCR1_CKEG_Msk                (0x18UL)                  /*!< TMM TMCR1: CKEG (Bitfield-Mask: 0x03)                 */
#define TMM_TMCR1_CCLR_Pos                (5UL)                     /*!< TMM TMCR1: CCLR (Bit 5)                               */
#define TMM_TMCR1_CCLR_Msk                (0xe0UL)                  /*!< TMM TMCR1: CCLR (Bitfield-Mask: 0x07)                 */
/* ========================================================  TMIORA0  ======================================================== */
#define TMM_TMIORA0_IOA_Pos               (0UL)                     /*!< TMM TMIORA0: IOA (Bit 0)                              */
#define TMM_TMIORA0_IOA_Msk               (0x7UL)                   /*!< TMM TMIORA0: IOA (Bitfield-Mask: 0x07)                */
#define TMM_TMIORA0_IOB_Pos               (4UL)                     /*!< TMM TMIORA0: IOB (Bit 4)                              */
#define TMM_TMIORA0_IOB_Msk               (0x70UL)                  /*!< TMM TMIORA0: IOB (Bitfield-Mask: 0x07)                */
/* ========================================================  TMIORA1  ======================================================== */
#define TMM_TMIORA1_IOA_Pos               (0UL)                     /*!< TMM TMIORA1: IOA (Bit 0)                              */
#define TMM_TMIORA1_IOA_Msk               (0x7UL)                   /*!< TMM TMIORA1: IOA (Bitfield-Mask: 0x07)                */
#define TMM_TMIORA1_IOB_Pos               (4UL)                     /*!< TMM TMIORA1: IOB (Bit 4)                              */
#define TMM_TMIORA1_IOB_Msk               (0x70UL)                  /*!< TMM TMIORA1: IOB (Bitfield-Mask: 0x07)                */
/* ========================================================  TMIORC0  ======================================================== */
#define TMM_TMIORC0_IOC_Pos               (0UL)                     /*!< TMM TMIORC0: IOC (Bit 0)                              */
#define TMM_TMIORC0_IOC_Msk               (0xfUL)                   /*!< TMM TMIORC0: IOC (Bitfield-Mask: 0x0f)                */
#define TMM_TMIORC0_IOD_Pos               (4UL)                     /*!< TMM TMIORC0: IOD (Bit 4)                              */
#define TMM_TMIORC0_IOD_Msk               (0xf0UL)                  /*!< TMM TMIORC0: IOD (Bitfield-Mask: 0x0f)                */
/* ========================================================  TMIORC1  ======================================================== */
#define TMM_TMIORC1_IOC_Pos               (0UL)                     /*!< TMM TMIORC1: IOC (Bit 0)                              */
#define TMM_TMIORC1_IOC_Msk               (0xfUL)                   /*!< TMM TMIORC1: IOC (Bitfield-Mask: 0x0f)                */
#define TMM_TMIORC1_IOD_Pos               (4UL)                     /*!< TMM TMIORC1: IOD (Bit 4)                              */
#define TMM_TMIORC1_IOD_Msk               (0xf0UL)                  /*!< TMM TMIORC1: IOD (Bitfield-Mask: 0x0f)                */
/* =========================================================  TMSR0  ========================================================= */
#define TMM_TMSR0_IMFA_Pos                (0UL)                     /*!< TMM TMSR0: IMFA (Bit 0)                               */
#define TMM_TMSR0_IMFA_Msk                (0x1UL)                   /*!< TMM TMSR0: IMFA (Bitfield-Mask: 0x01)                 */
#define TMM_TMSR0_IMFB_Pos                (1UL)                     /*!< TMM TMSR0: IMFB (Bit 1)                               */
#define TMM_TMSR0_IMFB_Msk                (0x2UL)                   /*!< TMM TMSR0: IMFB (Bitfield-Mask: 0x01)                 */
#define TMM_TMSR0_IMFC_Pos                (2UL)                     /*!< TMM TMSR0: IMFC (Bit 2)                               */
#define TMM_TMSR0_IMFC_Msk                (0x4UL)                   /*!< TMM TMSR0: IMFC (Bitfield-Mask: 0x01)                 */
#define TMM_TMSR0_IMFD_Pos                (3UL)                     /*!< TMM TMSR0: IMFD (Bit 3)                               */
#define TMM_TMSR0_IMFD_Msk                (0x8UL)                   /*!< TMM TMSR0: IMFD (Bitfield-Mask: 0x01)                 */
#define TMM_TMSR0_OVF_Pos                 (4UL)                     /*!< TMM TMSR0: OVF (Bit 4)                                */
#define TMM_TMSR0_OVF_Msk                 (0x10UL)                  /*!< TMM TMSR0: OVF (Bitfield-Mask: 0x01)                  */
/* =========================================================  TMSR1  ========================================================= */
#define TMM_TMSR1_IMFA_Pos                (0UL)                     /*!< TMM TMSR1: IMFA (Bit 0)                               */
#define TMM_TMSR1_IMFA_Msk                (0x1UL)                   /*!< TMM TMSR1: IMFA (Bitfield-Mask: 0x01)                 */
#define TMM_TMSR1_IMFB_Pos                (1UL)                     /*!< TMM TMSR1: IMFB (Bit 1)                               */
#define TMM_TMSR1_IMFB_Msk                (0x2UL)                   /*!< TMM TMSR1: IMFB (Bitfield-Mask: 0x01)                 */
#define TMM_TMSR1_IMFC_Pos                (2UL)                     /*!< TMM TMSR1: IMFC (Bit 2)                               */
#define TMM_TMSR1_IMFC_Msk                (0x4UL)                   /*!< TMM TMSR1: IMFC (Bitfield-Mask: 0x01)                 */
#define TMM_TMSR1_IMFD_Pos                (3UL)                     /*!< TMM TMSR1: IMFD (Bit 3)                               */
#define TMM_TMSR1_IMFD_Msk                (0x8UL)                   /*!< TMM TMSR1: IMFD (Bitfield-Mask: 0x01)                 */
#define TMM_TMSR1_OVF_Pos                 (4UL)                     /*!< TMM TMSR1: OVF (Bit 4)                                */
#define TMM_TMSR1_OVF_Msk                 (0x10UL)                  /*!< TMM TMSR1: OVF (Bitfield-Mask: 0x01)                  */
#define TMM_TMSR1_UDF_Pos                 (5UL)                     /*!< TMM TMSR1: UDF (Bit 5)                                */
#define TMM_TMSR1_UDF_Msk                 (0x20UL)                  /*!< TMM TMSR1: UDF (Bitfield-Mask: 0x01)                  */
/* ========================================================  TMIER0  ========================================================= */
#define TMM_TMIER0_IMIEA_Pos              (0UL)                     /*!< TMM TMIER0: IMIEA (Bit 0)                             */
#define TMM_TMIER0_IMIEA_Msk              (0x1UL)                   /*!< TMM TMIER0: IMIEA (Bitfield-Mask: 0x01)               */
#define TMM_TMIER0_IMIEB_Pos              (1UL)                     /*!< TMM TMIER0: IMIEB (Bit 1)                             */
#define TMM_TMIER0_IMIEB_Msk              (0x2UL)                   /*!< TMM TMIER0: IMIEB (Bitfield-Mask: 0x01)               */
#define TMM_TMIER0_IMIEC_Pos              (2UL)                     /*!< TMM TMIER0: IMIEC (Bit 2)                             */
#define TMM_TMIER0_IMIEC_Msk              (0x4UL)                   /*!< TMM TMIER0: IMIEC (Bitfield-Mask: 0x01)               */
#define TMM_TMIER0_IMIED_Pos              (3UL)                     /*!< TMM TMIER0: IMIED (Bit 3)                             */
#define TMM_TMIER0_IMIED_Msk              (0x8UL)                   /*!< TMM TMIER0: IMIED (Bitfield-Mask: 0x01)               */
#define TMM_TMIER0_OVIE_Pos               (4UL)                     /*!< TMM TMIER0: OVIE (Bit 4)                              */
#define TMM_TMIER0_OVIE_Msk               (0x10UL)                  /*!< TMM TMIER0: OVIE (Bitfield-Mask: 0x01)                */
/* ========================================================  TMIER1  ========================================================= */
#define TMM_TMIER1_IMIEA_Pos              (0UL)                     /*!< TMM TMIER1: IMIEA (Bit 0)                             */
#define TMM_TMIER1_IMIEA_Msk              (0x1UL)                   /*!< TMM TMIER1: IMIEA (Bitfield-Mask: 0x01)               */
#define TMM_TMIER1_IMIEB_Pos              (1UL)                     /*!< TMM TMIER1: IMIEB (Bit 1)                             */
#define TMM_TMIER1_IMIEB_Msk              (0x2UL)                   /*!< TMM TMIER1: IMIEB (Bitfield-Mask: 0x01)               */
#define TMM_TMIER1_IMIEC_Pos              (2UL)                     /*!< TMM TMIER1: IMIEC (Bit 2)                             */
#define TMM_TMIER1_IMIEC_Msk              (0x4UL)                   /*!< TMM TMIER1: IMIEC (Bitfield-Mask: 0x01)               */
#define TMM_TMIER1_IMIED_Pos              (3UL)                     /*!< TMM TMIER1: IMIED (Bit 3)                             */
#define TMM_TMIER1_IMIED_Msk              (0x8UL)                   /*!< TMM TMIER1: IMIED (Bitfield-Mask: 0x01)               */
#define TMM_TMIER1_OVIE_Pos               (4UL)                     /*!< TMM TMIER1: OVIE (Bit 4)                              */
#define TMM_TMIER1_OVIE_Msk               (0x10UL)                  /*!< TMM TMIER1: OVIE (Bitfield-Mask: 0x01)                */
/* ========================================================  TMPOCR0  ======================================================== */
#define TMM_TMPOCR0_POLB_Pos              (0UL)                     /*!< TMM TMPOCR0: POLB (Bit 0)                             */
#define TMM_TMPOCR0_POLB_Msk              (0x1UL)                   /*!< TMM TMPOCR0: POLB (Bitfield-Mask: 0x01)               */
#define TMM_TMPOCR0_POLC_Pos              (1UL)                     /*!< TMM TMPOCR0: POLC (Bit 1)                             */
#define TMM_TMPOCR0_POLC_Msk              (0x2UL)                   /*!< TMM TMPOCR0: POLC (Bitfield-Mask: 0x01)               */
#define TMM_TMPOCR0_POLD_Pos              (2UL)                     /*!< TMM TMPOCR0: POLD (Bit 2)                             */
#define TMM_TMPOCR0_POLD_Msk              (0x4UL)                   /*!< TMM TMPOCR0: POLD (Bitfield-Mask: 0x01)               */
/* ========================================================  TMPOCR1  ======================================================== */
#define TMM_TMPOCR1_POLB_Pos              (0UL)                     /*!< TMM TMPOCR1: POLB (Bit 0)                             */
#define TMM_TMPOCR1_POLB_Msk              (0x1UL)                   /*!< TMM TMPOCR1: POLB (Bitfield-Mask: 0x01)               */
#define TMM_TMPOCR1_POLC_Pos              (1UL)                     /*!< TMM TMPOCR1: POLC (Bit 1)                             */
#define TMM_TMPOCR1_POLC_Msk              (0x2UL)                   /*!< TMM TMPOCR1: POLC (Bitfield-Mask: 0x01)               */
#define TMM_TMPOCR1_POLD_Pos              (2UL)                     /*!< TMM TMPOCR1: POLD (Bit 2)                             */
#define TMM_TMPOCR1_POLD_Msk              (0x4UL)                   /*!< TMM TMPOCR1: POLD (Bitfield-Mask: 0x01)               */
/* ==========================================================  TM0  ========================================================== */
/* ==========================================================  TM1  ========================================================== */
/* ========================================================  TMGRA0  ========================================================= */
/* ========================================================  TMGRA1  ========================================================= */
/* ========================================================  TMGRB0  ========================================================= */
/* ========================================================  TMGRB1  ========================================================= */
/* ========================================================  TMGRC0  ========================================================= */
/* ========================================================  TMGRC1  ========================================================= */
/* ========================================================  TMGRD0  ========================================================= */
/* ========================================================  TMGRD1  ========================================================= */
/* ========================================================  OPCTL0  ========================================================= */
#define TMM_OPCTL0_HS_SEL_Pos             (0UL)                     /*!< TMM OPCTL0: HS_SEL (Bit 0)                            */
#define TMM_OPCTL0_HS_SEL_Msk             (0x1UL)                   /*!< TMM OPCTL0: HS_SEL (Bitfield-Mask: 0x01)              */
#define TMM_OPCTL0_HZ_REL_Pos             (1UL)                     /*!< TMM OPCTL0: HZ_REL (Bit 1)                            */
#define TMM_OPCTL0_HZ_REL_Msk             (0x2UL)                   /*!< TMM OPCTL0: HZ_REL (Bitfield-Mask: 0x01)              */
#define TMM_OPCTL0_ACT_Pos                (2UL)                     /*!< TMM OPCTL0: ACT (Bit 2)                               */
#define TMM_OPCTL0_ACT_Msk                (0x4UL)                   /*!< TMM OPCTL0: ACT (Bitfield-Mask: 0x01)                 */
#define TMM_OPCTL0_IN_SEL_Pos             (3UL)                     /*!< TMM OPCTL0: IN_SEL (Bit 3)                            */
#define TMM_OPCTL0_IN_SEL_Msk             (0x18UL)                  /*!< TMM OPCTL0: IN_SEL (Bitfield-Mask: 0x03)              */
#define TMM_OPCTL0_IN_EG_Pos              (5UL)                     /*!< TMM OPCTL0: IN_EG (Bit 5)                             */
#define TMM_OPCTL0_IN_EG_Msk              (0x20UL)                  /*!< TMM OPCTL0: IN_EG (Bitfield-Mask: 0x01)               */
#define TMM_OPCTL0_HAZAD_SET_Pos          (6UL)                     /*!< TMM OPCTL0: HAZAD_SET (Bit 6)                         */
#define TMM_OPCTL0_HAZAD_SET_Msk          (0x40UL)                  /*!< TMM OPCTL0: HAZAD_SET (Bitfield-Mask: 0x01)           */
/* =========================================================  OPDF0  ========================================================= */
#define TMM_OPDF0_DFA0_Pos                (0UL)                     /*!< TMM OPDF0: DFA0 (Bit 0)                               */
#define TMM_OPDF0_DFA0_Msk                (0x3UL)                   /*!< TMM OPDF0: DFA0 (Bitfield-Mask: 0x03)                 */
#define TMM_OPDF0_DFB0_Pos                (2UL)                     /*!< TMM OPDF0: DFB0 (Bit 2)                               */
#define TMM_OPDF0_DFB0_Msk                (0xcUL)                   /*!< TMM OPDF0: DFB0 (Bitfield-Mask: 0x03)                 */
#define TMM_OPDF0_DFC0_Pos                (4UL)                     /*!< TMM OPDF0: DFC0 (Bit 4)                               */
#define TMM_OPDF0_DFC0_Msk                (0x30UL)                  /*!< TMM OPDF0: DFC0 (Bitfield-Mask: 0x03)                 */
#define TMM_OPDF0_DFD0_Pos                (6UL)                     /*!< TMM OPDF0: DFD0 (Bit 6)                               */
#define TMM_OPDF0_DFD0_Msk                (0xc0UL)                  /*!< TMM OPDF0: DFD0 (Bitfield-Mask: 0x03)                 */
/* =========================================================  OPDF1  ========================================================= */
#define TMM_OPDF1_DFA1_Pos                (0UL)                     /*!< TMM OPDF1: DFA1 (Bit 0)                               */
#define TMM_OPDF1_DFA1_Msk                (0x3UL)                   /*!< TMM OPDF1: DFA1 (Bitfield-Mask: 0x03)                 */
#define TMM_OPDF1_DFB1_Pos                (2UL)                     /*!< TMM OPDF1: DFB1 (Bit 2)                               */
#define TMM_OPDF1_DFB1_Msk                (0xcUL)                   /*!< TMM OPDF1: DFB1 (Bitfield-Mask: 0x03)                 */
#define TMM_OPDF1_DFC1_Pos                (4UL)                     /*!< TMM OPDF1: DFC1 (Bit 4)                               */
#define TMM_OPDF1_DFC1_Msk                (0x30UL)                  /*!< TMM OPDF1: DFC1 (Bitfield-Mask: 0x03)                 */
#define TMM_OPDF1_DFD1_Pos                (6UL)                     /*!< TMM OPDF1: DFD1 (Bit 6)                               */
#define TMM_OPDF1_DFD1_Msk                (0xc0UL)                  /*!< TMM OPDF1: DFD1 (Bitfield-Mask: 0x03)                 */
/* ========================================================  OPEDGE  ========================================================= */
#define TMM_OPEDGE_EG_Pos                 (0UL)                     /*!< TMM OPEDGE: EG (Bit 0)                                */
#define TMM_OPEDGE_EG_Msk                 (0x3UL)                   /*!< TMM OPEDGE: EG (Bitfield-Mask: 0x03)                  */
/* =========================================================  OPSR  ========================================================== */
#define TMM_OPSR_HZIF0_Pos                (0UL)                     /*!< TMM OPSR: HZIF0 (Bit 0)                               */
#define TMM_OPSR_HZIF0_Msk                (0x1UL)                   /*!< TMM OPSR: HZIF0 (Bitfield-Mask: 0x01)                 */
#define TMM_OPSR_HZOF0_Pos                (1UL)                     /*!< TMM OPSR: HZOF0 (Bit 1)                               */
#define TMM_OPSR_HZOF0_Msk                (0x2UL)                   /*!< TMM OPSR: HZOF0 (Bitfield-Mask: 0x01)                 */
#define TMM_OPSR_HZOF1_Pos                (2UL)                     /*!< TMM OPSR: HZOF1 (Bit 2)                               */
#define TMM_OPSR_HZOF1_Msk                (0x4UL)                   /*!< TMM OPSR: HZOF1 (Bitfield-Mask: 0x01)                 */


/* =========================================================================================================================== */
/* ================                                            RTC                                            ================ */
/* =========================================================================================================================== */

/* ========================================================  SUBCUD  ========================================================= */
#define RTC_SUBCUD_F_Pos                  (0UL)                     /*!< RTC SUBCUD: F (Bit 0)                                 */
#define RTC_SUBCUD_F_Msk                  (0x1fffUL)                /*!< RTC SUBCUD: F (Bitfield-Mask: 0x1fff)                 */
#define RTC_SUBCUD_DEV_Pos                (15UL)                    /*!< RTC SUBCUD: DEV (Bit 15)                              */
#define RTC_SUBCUD_DEV_Msk                (0x8000UL)                /*!< RTC SUBCUD: DEV (Bitfield-Mask: 0x01)                 */
/* =========================================================  ITMC  ========================================================== */
#define RTC_ITMC_ITCMP_Pos                (0UL)                     /*!< RTC ITMC: ITCMP (Bit 0)                               */
#define RTC_ITMC_ITCMP_Msk                (0x7fffUL)                /*!< RTC ITMC: ITCMP (Bitfield-Mask: 0x7fff)               */
#define RTC_ITMC_RINTE_Pos                (15UL)                    /*!< RTC ITMC: RINTE (Bit 15)                              */
#define RTC_ITMC_RINTE_Msk                (0x8000UL)                /*!< RTC ITMC: RINTE (Bitfield-Mask: 0x01)                 */
/* ==========================================================  SEC  ========================================================== */
/* ==========================================================  MIN  ========================================================== */
/* =========================================================  HOUR  ========================================================== */
/* =========================================================  WEEK  ========================================================== */
/* ==========================================================  DAY  ========================================================== */
/* =========================================================  MONTH  ========================================================= */
/* =========================================================  YEAR  ========================================================== */
/* ========================================================  ALARMWM  ======================================================== */
/* ========================================================  ALARMWH  ======================================================== */
/* ========================================================  ALARMWW  ======================================================== */
/* =========================================================  RTCC0  ========================================================= */
#define RTC_RTCC0_CT_Pos                  (0UL)                     /*!< RTC RTCC0: CT (Bit 0)                                 */
#define RTC_RTCC0_CT_Msk                  (0x7UL)                   /*!< RTC RTCC0: CT (Bitfield-Mask: 0x07)                   */
#define RTC_RTCC0_AMPM_Pos                (3UL)                     /*!< RTC RTCC0: AMPM (Bit 3)                               */
#define RTC_RTCC0_AMPM_Msk                (0x8UL)                   /*!< RTC RTCC0: AMPM (Bitfield-Mask: 0x01)                 */
#define RTC_RTCC0_RCLOE_Pos               (5UL)                     /*!< RTC RTCC0: RCLOE (Bit 5)                              */
#define RTC_RTCC0_RCLOE_Msk               (0x20UL)                  /*!< RTC RTCC0: RCLOE (Bitfield-Mask: 0x01)                */
#define RTC_RTCC0_RTCE_Pos                (7UL)                     /*!< RTC RTCC0: RTCE (Bit 7)                               */
#define RTC_RTCC0_RTCE_Msk                (0x80UL)                  /*!< RTC RTCC0: RTCE (Bitfield-Mask: 0x01)                 */
/* =========================================================  RTCC1  ========================================================= */
#define RTC_RTCC1_RWAIT_Pos               (0UL)                     /*!< RTC RTCC1: RWAIT (Bit 0)                              */
#define RTC_RTCC1_RWAIT_Msk               (0x1UL)                   /*!< RTC RTCC1: RWAIT (Bitfield-Mask: 0x01)                */
#define RTC_RTCC1_RWST_Pos                (1UL)                     /*!< RTC RTCC1: RWST (Bit 1)                               */
#define RTC_RTCC1_RWST_Msk                (0x2UL)                   /*!< RTC RTCC1: RWST (Bitfield-Mask: 0x01)                 */
#define RTC_RTCC1_RIFG_Pos                (3UL)                     /*!< RTC RTCC1: RIFG (Bit 3)                               */
#define RTC_RTCC1_RIFG_Msk                (0x8UL)                   /*!< RTC RTCC1: RIFG (Bitfield-Mask: 0x01)                 */
#define RTC_RTCC1_WAFG_Pos                (4UL)                     /*!< RTC RTCC1: WAFG (Bit 4)                               */
#define RTC_RTCC1_WAFG_Msk                (0x10UL)                  /*!< RTC RTCC1: WAFG (Bitfield-Mask: 0x01)                 */
#define RTC_RTCC1_WALIE_Pos               (6UL)                     /*!< RTC RTCC1: WALIE (Bit 6)                              */
#define RTC_RTCC1_WALIE_Msk               (0x40UL)                  /*!< RTC RTCC1: WALIE (Bitfield-Mask: 0x01)                */
#define RTC_RTCC1_WALE_Pos                (7UL)                     /*!< RTC RTCC1: WALE (Bit 7)                               */
#define RTC_RTCC1_WALE_Msk                (0x80UL)                  /*!< RTC RTCC1: WALE (Bitfield-Mask: 0x01)                 */


/* =========================================================================================================================== */
/* ================                                           PCBZ                                            ================ */
/* =========================================================================================================================== */

/* =========================================================  CKS0  ========================================================== */
#define PCBZ_CKS0_CCS_Pos                 (0UL)                     /*!< PCBZ CKS0: CCS (Bit 0)                                */
#define PCBZ_CKS0_CCS_Msk                 (0x7UL)                   /*!< PCBZ CKS0: CCS (Bitfield-Mask: 0x07)                  */
#define PCBZ_CKS0_CSEL_Pos                (3UL)                     /*!< PCBZ CKS0: CSEL (Bit 3)                               */
#define PCBZ_CKS0_CSEL_Msk                (0x8UL)                   /*!< PCBZ CKS0: CSEL (Bitfield-Mask: 0x01)                 */
#define PCBZ_CKS0_PCLOE_Pos               (7UL)                     /*!< PCBZ CKS0: PCLOE (Bit 7)                              */
#define PCBZ_CKS0_PCLOE_Msk               (0x80UL)                  /*!< PCBZ CKS0: PCLOE (Bitfield-Mask: 0x01)                */
/* =========================================================  CKS1  ========================================================== */
#define PCBZ_CKS1_CCS_Pos                 (0UL)                     /*!< PCBZ CKS1: CCS (Bit 0)                                */
#define PCBZ_CKS1_CCS_Msk                 (0x7UL)                   /*!< PCBZ CKS1: CCS (Bitfield-Mask: 0x07)                  */
#define PCBZ_CKS1_CSEL_Pos                (3UL)                     /*!< PCBZ CKS1: CSEL (Bit 3)                               */
#define PCBZ_CKS1_CSEL_Msk                (0x8UL)                   /*!< PCBZ CKS1: CSEL (Bitfield-Mask: 0x01)                 */
#define PCBZ_CKS1_PCLOE_Pos               (7UL)                     /*!< PCBZ CKS1: PCLOE (Bit 7)                              */
#define PCBZ_CKS1_PCLOE_Msk               (0x80UL)                  /*!< PCBZ CKS1: PCLOE (Bitfield-Mask: 0x01)                */


/* =========================================================================================================================== */
/* ================                                            WDT                                            ================ */
/* =========================================================================================================================== */

/* =========================================================  WDTE  ========================================================== */


/* =========================================================================================================================== */
/* ================                                            ADC                                            ================ */
/* =========================================================================================================================== */

/* =========================================================  ADM0  ========================================================== */
#define ADC_ADM0_ADCE_Pos                 (0UL)                     /*!< ADC ADM0: ADCE (Bit 0)                                */
#define ADC_ADM0_ADCE_Msk                 (0x1UL)                   /*!< ADC ADM0: ADCE (Bitfield-Mask: 0x01)                  */
#define ADC_ADM0_FR_Pos                   (3UL)                     /*!< ADC ADM0: FR (Bit 3)                                  */
#define ADC_ADM0_FR_Msk                   (0x38UL)                  /*!< ADC ADM0: FR (Bitfield-Mask: 0x07)                    */
#define ADC_ADM0_ADCS_Pos                 (7UL)                     /*!< ADC ADM0: ADCS (Bit 7)                                */
#define ADC_ADM0_ADCS_Msk                 (0x80UL)                  /*!< ADC ADM0: ADCS (Bitfield-Mask: 0x01)                  */
/* =========================================================  ADM1  ========================================================== */
#define ADC_ADM1_ADMODE_Pos               (0UL)                     /*!< ADC ADM1: ADMODE (Bit 0)                              */
#define ADC_ADM1_ADMODE_Msk               (0x3UL)                   /*!< ADC ADM1: ADMODE (Bitfield-Mask: 0x03)                */
#define ADC_ADM1_ADSCM_Pos                (3UL)                     /*!< ADC ADM1: ADSCM (Bit 3)                               */
#define ADC_ADM1_ADSCM_Msk                (0x8UL)                   /*!< ADC ADM1: ADSCM (Bitfield-Mask: 0x01)                 */
#define ADC_ADM1_ADMD_Pos                 (7UL)                     /*!< ADC ADM1: ADMD (Bit 7)                                */
#define ADC_ADM1_ADMD_Msk                 (0x80UL)                  /*!< ADC ADM1: ADMD (Bitfield-Mask: 0x01)                  */
/* =========================================================  ADM2  ========================================================== */
#define ADC_ADM2_CHRDE_Pos                (1UL)                     /*!< ADC ADM2: CHRDE (Bit 1)                               */
#define ADC_ADM2_CHRDE_Msk                (0x2UL)                   /*!< ADC ADM2: CHRDE (Bitfield-Mask: 0x01)                 */
#define ADC_ADM2_ADRCK_Pos                (3UL)                     /*!< ADC ADM2: ADRCK (Bit 3)                               */
#define ADC_ADM2_ADRCK_Msk                (0x8UL)                   /*!< ADC ADM2: ADRCK (Bitfield-Mask: 0x01)                 */
#define ADC_ADM2_ADREFM_Pos               (5UL)                     /*!< ADC ADM2: ADREFM (Bit 5)                              */
#define ADC_ADM2_ADREFM_Msk               (0x20UL)                  /*!< ADC ADM2: ADREFM (Bitfield-Mask: 0x01)                */
#define ADC_ADM2_ADREFP_Pos               (6UL)                     /*!< ADC ADM2: ADREFP (Bit 6)                              */
#define ADC_ADM2_ADREFP_Msk               (0xc0UL)                  /*!< ADC ADM2: ADREFP (Bitfield-Mask: 0x03)                */
/* =========================================================  ADTRG  ========================================================= */
#define ADC_ADTRG_ADTMD_Pos               (6UL)                     /*!< ADC ADTRG: ADTMD (Bit 6)                              */
#define ADC_ADTRG_ADTMD_Msk               (0xc0UL)                  /*!< ADC ADTRG: ADTMD (Bitfield-Mask: 0x03)                */
#define ADC_ADTRG_ADTRS_Pos               (0UL)                     /*!< ADC ADTRG: ADTRS (Bit 0)                              */
#define ADC_ADTRG_ADTRS_Msk               (0x3UL)                   /*!< ADC ADTRG: ADTRS (Bitfield-Mask: 0x03)                */
/* ==========================================================  ADS  ========================================================== */
/* =========================================================  ADCR  ========================================================== */
/* =========================================================  ADCRH  ========================================================= */
/* =========================================================  ADUL  ========================================================== */
/* =========================================================  ADLL  ========================================================== */
/* =========================================================  ADTES  ========================================================= */
/* =========================================================  ADFLG  ========================================================= */
/* ========================================================  ADNSMP  ========================================================= */
/* =======================================================  ADSMPWAIT  ======================================================= */
/* ========================================================  ADNDIS  ========================================================= */


/* =========================================================================================================================== */
/* ================                                            DAC                                            ================ */
/* =========================================================================================================================== */

/* =========================================================  DACS0  ========================================================= */
/* =========================================================  DACS1  ========================================================= */
/* ==========================================================  DAM  ========================================================== */
#define DAC_DAM_DAMD0_Pos                 (0UL)                     /*!< DAC DAM: DAMD0 (Bit 0)                                */
#define DAC_DAM_DAMD0_Msk                 (0x1UL)                   /*!< DAC DAM: DAMD0 (Bitfield-Mask: 0x01)                  */
#define DAC_DAM_DAMD1_Pos                 (1UL)                     /*!< DAC DAM: DAMD1 (Bit 1)                                */
#define DAC_DAM_DAMD1_Msk                 (0x2UL)                   /*!< DAC DAM: DAMD1 (Bitfield-Mask: 0x01)                  */
#define DAC_DAM_DACE0_Pos                 (4UL)                     /*!< DAC DAM: DACE0 (Bit 4)                                */
#define DAC_DAM_DACE0_Msk                 (0x10UL)                  /*!< DAC DAM: DACE0 (Bitfield-Mask: 0x01)                  */
#define DAC_DAM_DACE1_Pos                 (5UL)                     /*!< DAC DAM: DACE1 (Bit 5)                                */
#define DAC_DAM_DACE1_Msk                 (0x20UL)                  /*!< DAC DAM: DACE1 (Bitfield-Mask: 0x01)                  */


/* =========================================================================================================================== */
/* ================                                            CMP                                            ================ */
/* =========================================================================================================================== */

/* ========================================================  COMPMDR  ======================================================== */
#define CMP_COMPMDR_C0ENB_Pos             (0UL)                     /*!< CMP COMPMDR: C0ENB (Bit 0)                            */
#define CMP_COMPMDR_C0ENB_Msk             (0x1UL)                   /*!< CMP COMPMDR: C0ENB (Bitfield-Mask: 0x01)              */
#define CMP_COMPMDR_C0MON_Pos             (3UL)                     /*!< CMP COMPMDR: C0MON (Bit 3)                            */
#define CMP_COMPMDR_C0MON_Msk             (0x8UL)                   /*!< CMP COMPMDR: C0MON (Bitfield-Mask: 0x01)              */
#define CMP_COMPMDR_C1ENB_Pos             (4UL)                     /*!< CMP COMPMDR: C1ENB (Bit 4)                            */
#define CMP_COMPMDR_C1ENB_Msk             (0x10UL)                  /*!< CMP COMPMDR: C1ENB (Bitfield-Mask: 0x01)              */
#define CMP_COMPMDR_C1MON_Pos             (7UL)                     /*!< CMP COMPMDR: C1MON (Bit 7)                            */
#define CMP_COMPMDR_C1MON_Msk             (0x80UL)                  /*!< CMP COMPMDR: C1MON (Bitfield-Mask: 0x01)              */
/* ========================================================  COMPFIR  ======================================================== */
#define CMP_COMPFIR_C0FCK_Pos             (0UL)                     /*!< CMP COMPFIR: C0FCK (Bit 0)                            */
#define CMP_COMPFIR_C0FCK_Msk             (0x3UL)                   /*!< CMP COMPFIR: C0FCK (Bitfield-Mask: 0x03)              */
#define CMP_COMPFIR_C0EPO_Pos             (2UL)                     /*!< CMP COMPFIR: C0EPO (Bit 2)                            */
#define CMP_COMPFIR_C0EPO_Msk             (0x4UL)                   /*!< CMP COMPFIR: C0EPO (Bitfield-Mask: 0x01)              */
#define CMP_COMPFIR_C0EDG_Pos             (3UL)                     /*!< CMP COMPFIR: C0EDG (Bit 3)                            */
#define CMP_COMPFIR_C0EDG_Msk             (0x8UL)                   /*!< CMP COMPFIR: C0EDG (Bitfield-Mask: 0x01)              */
#define CMP_COMPFIR_C1FCK_Pos             (4UL)                     /*!< CMP COMPFIR: C1FCK (Bit 4)                            */
#define CMP_COMPFIR_C1FCK_Msk             (0x30UL)                  /*!< CMP COMPFIR: C1FCK (Bitfield-Mask: 0x03)              */
#define CMP_COMPFIR_C1EPO_Pos             (6UL)                     /*!< CMP COMPFIR: C1EPO (Bit 6)                            */
#define CMP_COMPFIR_C1EPO_Msk             (0x40UL)                  /*!< CMP COMPFIR: C1EPO (Bitfield-Mask: 0x01)              */
#define CMP_COMPFIR_C1EDG_Pos             (7UL)                     /*!< CMP COMPFIR: C1EDG (Bit 7)                            */
#define CMP_COMPFIR_C1EDG_Msk             (0x80UL)                  /*!< CMP COMPFIR: C1EDG (Bitfield-Mask: 0x01)              */
/* ========================================================  COMPOCR  ======================================================== */
#define CMP_COMPOCR_C0IE_Pos              (0UL)                     /*!< CMP COMPOCR: C0IE (Bit 0)                             */
#define CMP_COMPOCR_C0IE_Msk              (0x1UL)                   /*!< CMP COMPOCR: C0IE (Bitfield-Mask: 0x01)               */
#define CMP_COMPOCR_C0OE_Pos              (1UL)                     /*!< CMP COMPOCR: C0OE (Bit 1)                             */
#define CMP_COMPOCR_C0OE_Msk              (0x2UL)                   /*!< CMP COMPOCR: C0OE (Bitfield-Mask: 0x01)               */
#define CMP_COMPOCR_C0OP_Pos              (2UL)                     /*!< CMP COMPOCR: C0OP (Bit 2)                             */
#define CMP_COMPOCR_C0OP_Msk              (0x4UL)                   /*!< CMP COMPOCR: C0OP (Bitfield-Mask: 0x01)               */
#define CMP_COMPOCR_C1IE_Pos              (4UL)                     /*!< CMP COMPOCR: C1IE (Bit 4)                             */
#define CMP_COMPOCR_C1IE_Msk              (0x10UL)                  /*!< CMP COMPOCR: C1IE (Bitfield-Mask: 0x01)               */
#define CMP_COMPOCR_C1OE_Pos              (5UL)                     /*!< CMP COMPOCR: C1OE (Bit 5)                             */
#define CMP_COMPOCR_C1OE_Msk              (0x20UL)                  /*!< CMP COMPOCR: C1OE (Bitfield-Mask: 0x01)               */
#define CMP_COMPOCR_C1OP_Pos              (6UL)                     /*!< CMP COMPOCR: C1OP (Bit 6)                             */
#define CMP_COMPOCR_C1OP_Msk              (0x40UL)                  /*!< CMP COMPOCR: C1OP (Bitfield-Mask: 0x01)               */
#define CMP_COMPOCR_C1OTWMD_Pos           (7UL)                     /*!< CMP COMPOCR: C1OTWMD (Bit 7)                          */
#define CMP_COMPOCR_C1OTWMD_Msk           (0x80UL)                  /*!< CMP COMPOCR: C1OTWMD (Bitfield-Mask: 0x01)            */
/* ========================================================  CVRCTL  ========================================================= */
#define CMP_CVRCTL_CVRVS0_Pos             (0UL)                     /*!< CMP CVRCTL: CVRVS0 (Bit 0)                            */
#define CMP_CVRCTL_CVRVS0_Msk             (0x1UL)                   /*!< CMP CVRCTL: CVRVS0 (Bitfield-Mask: 0x01)              */
#define CMP_CVRCTL_CVRE0_Pos              (1UL)                     /*!< CMP CVRCTL: CVRE0 (Bit 1)                             */
#define CMP_CVRCTL_CVRE0_Msk              (0x2UL)                   /*!< CMP CVRCTL: CVRE0 (Bitfield-Mask: 0x01)               */
#define CMP_CVRCTL_CVRVS1_Pos             (4UL)                     /*!< CMP CVRCTL: CVRVS1 (Bit 4)                            */
#define CMP_CVRCTL_CVRVS1_Msk             (0x10UL)                  /*!< CMP CVRCTL: CVRVS1 (Bitfield-Mask: 0x01)              */
#define CMP_CVRCTL_CVRE1_Pos              (5UL)                     /*!< CMP CVRCTL: CVRE1 (Bit 5)                             */
#define CMP_CVRCTL_CVRE1_Msk              (0x20UL)                  /*!< CMP CVRCTL: CVRE1 (Bitfield-Mask: 0x01)               */
/* =========================================================  C0RVM  ========================================================= */
/* =========================================================  C1RVM  ========================================================= */
/* ========================================================  CMPSEL0  ======================================================== */
#define CMP_CMPSEL0_C0REFS_Pos            (0UL)                     /*!< CMP CMPSEL0: C0REFS (Bit 0)                           */
#define CMP_CMPSEL0_C0REFS_Msk            (0x3UL)                   /*!< CMP CMPSEL0: C0REFS (Bitfield-Mask: 0x03)             */
#define CMP_CMPSEL0_CMP0SEL_Pos           (7UL)                     /*!< CMP CMPSEL0: CMP0SEL (Bit 7)                          */
#define CMP_CMPSEL0_CMP0SEL_Msk           (0x80UL)                  /*!< CMP CMPSEL0: CMP0SEL (Bitfield-Mask: 0x01)            */
/* ========================================================  CMPSEL1  ======================================================== */
#define CMP_CMPSEL1_C1REFS_Pos            (0UL)                     /*!< CMP CMPSEL1: C1REFS (Bit 0)                           */
#define CMP_CMPSEL1_C1REFS_Msk            (0x7UL)                   /*!< CMP CMPSEL1: C1REFS (Bitfield-Mask: 0x07)             */
#define CMP_CMPSEL1_CMP1SEL_Pos           (6UL)                     /*!< CMP CMPSEL1: CMP1SEL (Bit 6)                          */
#define CMP_CMPSEL1_CMP1SEL_Msk           (0xc0UL)                  /*!< CMP CMPSEL1: CMP1SEL (Bitfield-Mask: 0x03)            */


/* =========================================================================================================================== */
/* ================                                            PGA                                            ================ */
/* =========================================================================================================================== */

/* ========================================================  PGA0CTL  ======================================================== */
#define PGA_PGA0CTL_PGAVG_Pos             (0UL)                     /*!< PGA PGA0CTL: PGAVG (Bit 0)                            */
#define PGA_PGA0CTL_PGAVG_Msk             (0x7UL)                   /*!< PGA PGA0CTL: PGAVG (Bitfield-Mask: 0x07)              */
#define PGA_PGA0CTL_PVRVS_Pos             (3UL)                     /*!< PGA PGA0CTL: PVRVS (Bit 3)                            */
#define PGA_PGA0CTL_PVRVS_Msk             (0x8UL)                   /*!< PGA PGA0CTL: PVRVS (Bitfield-Mask: 0x01)              */
#define PGA_PGA0CTL_PGAEN_Pos             (7UL)                     /*!< PGA PGA0CTL: PGAEN (Bit 7)                            */
#define PGA_PGA0CTL_PGAEN_Msk             (0x80UL)                  /*!< PGA PGA0CTL: PGAEN (Bitfield-Mask: 0x01)              */
/* ========================================================  PGA1CTL  ======================================================== */
#define PGA_PGA1CTL_PGAVG_Pos             (0UL)                     /*!< PGA PGA1CTL: PGAVG (Bit 0)                            */
#define PGA_PGA1CTL_PGAVG_Msk             (0x7UL)                   /*!< PGA PGA1CTL: PGAVG (Bitfield-Mask: 0x07)              */
#define PGA_PGA1CTL_PVRVS_Pos             (3UL)                     /*!< PGA PGA1CTL: PVRVS (Bit 3)                            */
#define PGA_PGA1CTL_PVRVS_Msk             (0x8UL)                   /*!< PGA PGA1CTL: PVRVS (Bitfield-Mask: 0x01)              */
#define PGA_PGA1CTL_PGAEN_Pos             (7UL)                     /*!< PGA PGA1CTL: PGAEN (Bit 7)                            */
#define PGA_PGA1CTL_PGAEN_Msk             (0x80UL)                  /*!< PGA PGA1CTL: PGAEN (Bitfield-Mask: 0x01)              */


/* =========================================================================================================================== */
/* ================                                           SCI0                                            ================ */
/* =========================================================================================================================== */

/* =========================================================  SSR00  ========================================================= */
#define SCI0_SSR00_OVF_Pos                (0UL)                     /*!< SCI0 SSR00: OVF (Bit 0)                               */
#define SCI0_SSR00_OVF_Msk                (0x1UL)                   /*!< SCI0 SSR00: OVF (Bitfield-Mask: 0x01)                 */
#define SCI0_SSR00_PEF_Pos                (1UL)                     /*!< SCI0 SSR00: PEF (Bit 1)                               */
#define SCI0_SSR00_PEF_Msk                (0x2UL)                   /*!< SCI0 SSR00: PEF (Bitfield-Mask: 0x01)                 */
#define SCI0_SSR00_FEF_Pos                (2UL)                     /*!< SCI0 SSR00: FEF (Bit 2)                               */
#define SCI0_SSR00_FEF_Msk                (0x4UL)                   /*!< SCI0 SSR00: FEF (Bitfield-Mask: 0x01)                 */
#define SCI0_SSR00_BFF_Pos                (5UL)                     /*!< SCI0 SSR00: BFF (Bit 5)                               */
#define SCI0_SSR00_BFF_Msk                (0x20UL)                  /*!< SCI0 SSR00: BFF (Bitfield-Mask: 0x01)                 */
#define SCI0_SSR00_TSF_Pos                (6UL)                     /*!< SCI0 SSR00: TSF (Bit 6)                               */
#define SCI0_SSR00_TSF_Msk                (0x40UL)                  /*!< SCI0 SSR00: TSF (Bitfield-Mask: 0x01)                 */
/* =========================================================  SSR01  ========================================================= */
#define SCI0_SSR01_OVF_Pos                (0UL)                     /*!< SCI0 SSR01: OVF (Bit 0)                               */
#define SCI0_SSR01_OVF_Msk                (0x1UL)                   /*!< SCI0 SSR01: OVF (Bitfield-Mask: 0x01)                 */
#define SCI0_SSR01_PEF_Pos                (1UL)                     /*!< SCI0 SSR01: PEF (Bit 1)                               */
#define SCI0_SSR01_PEF_Msk                (0x2UL)                   /*!< SCI0 SSR01: PEF (Bitfield-Mask: 0x01)                 */
#define SCI0_SSR01_FEF_Pos                (2UL)                     /*!< SCI0 SSR01: FEF (Bit 2)                               */
#define SCI0_SSR01_FEF_Msk                (0x4UL)                   /*!< SCI0 SSR01: FEF (Bitfield-Mask: 0x01)                 */
#define SCI0_SSR01_BFF_Pos                (5UL)                     /*!< SCI0 SSR01: BFF (Bit 5)                               */
#define SCI0_SSR01_BFF_Msk                (0x20UL)                  /*!< SCI0 SSR01: BFF (Bitfield-Mask: 0x01)                 */
#define SCI0_SSR01_TSF_Pos                (6UL)                     /*!< SCI0 SSR01: TSF (Bit 6)                               */
#define SCI0_SSR01_TSF_Msk                (0x40UL)                  /*!< SCI0 SSR01: TSF (Bitfield-Mask: 0x01)                 */
/* =========================================================  SSR02  ========================================================= */
#define SCI0_SSR02_OVF_Pos                (0UL)                     /*!< SCI0 SSR02: OVF (Bit 0)                               */
#define SCI0_SSR02_OVF_Msk                (0x1UL)                   /*!< SCI0 SSR02: OVF (Bitfield-Mask: 0x01)                 */
#define SCI0_SSR02_PEF_Pos                (1UL)                     /*!< SCI0 SSR02: PEF (Bit 1)                               */
#define SCI0_SSR02_PEF_Msk                (0x2UL)                   /*!< SCI0 SSR02: PEF (Bitfield-Mask: 0x01)                 */
#define SCI0_SSR02_FEF_Pos                (2UL)                     /*!< SCI0 SSR02: FEF (Bit 2)                               */
#define SCI0_SSR02_FEF_Msk                (0x4UL)                   /*!< SCI0 SSR02: FEF (Bitfield-Mask: 0x01)                 */
#define SCI0_SSR02_BFF_Pos                (5UL)                     /*!< SCI0 SSR02: BFF (Bit 5)                               */
#define SCI0_SSR02_BFF_Msk                (0x20UL)                  /*!< SCI0 SSR02: BFF (Bitfield-Mask: 0x01)                 */
#define SCI0_SSR02_TSF_Pos                (6UL)                     /*!< SCI0 SSR02: TSF (Bit 6)                               */
#define SCI0_SSR02_TSF_Msk                (0x40UL)                  /*!< SCI0 SSR02: TSF (Bitfield-Mask: 0x01)                 */
/* =========================================================  SSR03  ========================================================= */
#define SCI0_SSR03_OVF_Pos                (0UL)                     /*!< SCI0 SSR03: OVF (Bit 0)                               */
#define SCI0_SSR03_OVF_Msk                (0x1UL)                   /*!< SCI0 SSR03: OVF (Bitfield-Mask: 0x01)                 */
#define SCI0_SSR03_PEF_Pos                (1UL)                     /*!< SCI0 SSR03: PEF (Bit 1)                               */
#define SCI0_SSR03_PEF_Msk                (0x2UL)                   /*!< SCI0 SSR03: PEF (Bitfield-Mask: 0x01)                 */
#define SCI0_SSR03_FEF_Pos                (2UL)                     /*!< SCI0 SSR03: FEF (Bit 2)                               */
#define SCI0_SSR03_FEF_Msk                (0x4UL)                   /*!< SCI0 SSR03: FEF (Bitfield-Mask: 0x01)                 */
#define SCI0_SSR03_BFF_Pos                (5UL)                     /*!< SCI0 SSR03: BFF (Bit 5)                               */
#define SCI0_SSR03_BFF_Msk                (0x20UL)                  /*!< SCI0 SSR03: BFF (Bitfield-Mask: 0x01)                 */
#define SCI0_SSR03_TSF_Pos                (6UL)                     /*!< SCI0 SSR03: TSF (Bit 6)                               */
#define SCI0_SSR03_TSF_Msk                (0x40UL)                  /*!< SCI0 SSR03: TSF (Bitfield-Mask: 0x01)                 */
/* =========================================================  SIR00  ========================================================= */
#define SCI0_SIR00_OVCT_Pos               (0UL)                     /*!< SCI0 SIR00: OVCT (Bit 0)                              */
#define SCI0_SIR00_OVCT_Msk               (0x1UL)                   /*!< SCI0 SIR00: OVCT (Bitfield-Mask: 0x01)                */
#define SCI0_SIR00_PECT_Pos               (1UL)                     /*!< SCI0 SIR00: PECT (Bit 1)                              */
#define SCI0_SIR00_PECT_Msk               (0x2UL)                   /*!< SCI0 SIR00: PECT (Bitfield-Mask: 0x01)                */
#define SCI0_SIR00_FECT_Pos               (2UL)                     /*!< SCI0 SIR00: FECT (Bit 2)                              */
#define SCI0_SIR00_FECT_Msk               (0x4UL)                   /*!< SCI0 SIR00: FECT (Bitfield-Mask: 0x01)                */
/* =========================================================  SIR01  ========================================================= */
#define SCI0_SIR01_OVCT_Pos               (0UL)                     /*!< SCI0 SIR01: OVCT (Bit 0)                              */
#define SCI0_SIR01_OVCT_Msk               (0x1UL)                   /*!< SCI0 SIR01: OVCT (Bitfield-Mask: 0x01)                */
#define SCI0_SIR01_PECT_Pos               (1UL)                     /*!< SCI0 SIR01: PECT (Bit 1)                              */
#define SCI0_SIR01_PECT_Msk               (0x2UL)                   /*!< SCI0 SIR01: PECT (Bitfield-Mask: 0x01)                */
#define SCI0_SIR01_FECT_Pos               (2UL)                     /*!< SCI0 SIR01: FECT (Bit 2)                              */
#define SCI0_SIR01_FECT_Msk               (0x4UL)                   /*!< SCI0 SIR01: FECT (Bitfield-Mask: 0x01)                */
/* =========================================================  SIR02  ========================================================= */
#define SCI0_SIR02_OVCT_Pos               (0UL)                     /*!< SCI0 SIR02: OVCT (Bit 0)                              */
#define SCI0_SIR02_OVCT_Msk               (0x1UL)                   /*!< SCI0 SIR02: OVCT (Bitfield-Mask: 0x01)                */
#define SCI0_SIR02_PECT_Pos               (1UL)                     /*!< SCI0 SIR02: PECT (Bit 1)                              */
#define SCI0_SIR02_PECT_Msk               (0x2UL)                   /*!< SCI0 SIR02: PECT (Bitfield-Mask: 0x01)                */
#define SCI0_SIR02_FECT_Pos               (2UL)                     /*!< SCI0 SIR02: FECT (Bit 2)                              */
#define SCI0_SIR02_FECT_Msk               (0x4UL)                   /*!< SCI0 SIR02: FECT (Bitfield-Mask: 0x01)                */
/* =========================================================  SIR03  ========================================================= */
#define SCI0_SIR03_OVCT_Pos               (0UL)                     /*!< SCI0 SIR03: OVCT (Bit 0)                              */
#define SCI0_SIR03_OVCT_Msk               (0x1UL)                   /*!< SCI0 SIR03: OVCT (Bitfield-Mask: 0x01)                */
#define SCI0_SIR03_PECT_Pos               (1UL)                     /*!< SCI0 SIR03: PECT (Bit 1)                              */
#define SCI0_SIR03_PECT_Msk               (0x2UL)                   /*!< SCI0 SIR03: PECT (Bitfield-Mask: 0x01)                */
#define SCI0_SIR03_FECT_Pos               (2UL)                     /*!< SCI0 SIR03: FECT (Bit 2)                              */
#define SCI0_SIR03_FECT_Msk               (0x4UL)                   /*!< SCI0 SIR03: FECT (Bitfield-Mask: 0x01)                */
/* =========================================================  SMR00  ========================================================= */
#define SCI0_SMR00_MD_Pos                 (0UL)                     /*!< SCI0 SMR00: MD (Bit 0)                                */
#define SCI0_SMR00_MD_Msk                 (0xfUL)                   /*!< SCI0 SMR00: MD (Bitfield-Mask: 0x0f)                  */
#define SCI0_SMR00_SIS_Pos                (6UL)                     /*!< SCI0 SMR00: SIS (Bit 6)                               */
#define SCI0_SMR00_SIS_Msk                (0x40UL)                  /*!< SCI0 SMR00: SIS (Bitfield-Mask: 0x01)                 */
#define SCI0_SMR00_STS_Pos                (8UL)                     /*!< SCI0 SMR00: STS (Bit 8)                               */
#define SCI0_SMR00_STS_Msk                (0x100UL)                 /*!< SCI0 SMR00: STS (Bitfield-Mask: 0x01)                 */
#define SCI0_SMR00_CCS_Pos                (14UL)                    /*!< SCI0 SMR00: CCS (Bit 14)                              */
#define SCI0_SMR00_CCS_Msk                (0x4000UL)                /*!< SCI0 SMR00: CCS (Bitfield-Mask: 0x01)                 */
#define SCI0_SMR00_CKS_Pos                (15UL)                    /*!< SCI0 SMR00: CKS (Bit 15)                              */
#define SCI0_SMR00_CKS_Msk                (0x8000UL)                /*!< SCI0 SMR00: CKS (Bitfield-Mask: 0x01)                 */
/* =========================================================  SMR01  ========================================================= */
#define SCI0_SMR01_MD_Pos                 (0UL)                     /*!< SCI0 SMR01: MD (Bit 0)                                */
#define SCI0_SMR01_MD_Msk                 (0xfUL)                   /*!< SCI0 SMR01: MD (Bitfield-Mask: 0x0f)                  */
#define SCI0_SMR01_SIS_Pos                (6UL)                     /*!< SCI0 SMR01: SIS (Bit 6)                               */
#define SCI0_SMR01_SIS_Msk                (0x40UL)                  /*!< SCI0 SMR01: SIS (Bitfield-Mask: 0x01)                 */
#define SCI0_SMR01_STS_Pos                (8UL)                     /*!< SCI0 SMR01: STS (Bit 8)                               */
#define SCI0_SMR01_STS_Msk                (0x100UL)                 /*!< SCI0 SMR01: STS (Bitfield-Mask: 0x01)                 */
#define SCI0_SMR01_CCS_Pos                (14UL)                    /*!< SCI0 SMR01: CCS (Bit 14)                              */
#define SCI0_SMR01_CCS_Msk                (0x4000UL)                /*!< SCI0 SMR01: CCS (Bitfield-Mask: 0x01)                 */
#define SCI0_SMR01_CKS_Pos                (15UL)                    /*!< SCI0 SMR01: CKS (Bit 15)                              */
#define SCI0_SMR01_CKS_Msk                (0x8000UL)                /*!< SCI0 SMR01: CKS (Bitfield-Mask: 0x01)                 */
/* =========================================================  SMR02  ========================================================= */
#define SCI0_SMR02_MD_Pos                 (0UL)                     /*!< SCI0 SMR02: MD (Bit 0)                                */
#define SCI0_SMR02_MD_Msk                 (0xfUL)                   /*!< SCI0 SMR02: MD (Bitfield-Mask: 0x0f)                  */
#define SCI0_SMR02_SIS_Pos                (6UL)                     /*!< SCI0 SMR02: SIS (Bit 6)                               */
#define SCI0_SMR02_SIS_Msk                (0x40UL)                  /*!< SCI0 SMR02: SIS (Bitfield-Mask: 0x01)                 */
#define SCI0_SMR02_STS_Pos                (8UL)                     /*!< SCI0 SMR02: STS (Bit 8)                               */
#define SCI0_SMR02_STS_Msk                (0x100UL)                 /*!< SCI0 SMR02: STS (Bitfield-Mask: 0x01)                 */
#define SCI0_SMR02_CCS_Pos                (14UL)                    /*!< SCI0 SMR02: CCS (Bit 14)                              */
#define SCI0_SMR02_CCS_Msk                (0x4000UL)                /*!< SCI0 SMR02: CCS (Bitfield-Mask: 0x01)                 */
#define SCI0_SMR02_CKS_Pos                (15UL)                    /*!< SCI0 SMR02: CKS (Bit 15)                              */
#define SCI0_SMR02_CKS_Msk                (0x8000UL)                /*!< SCI0 SMR02: CKS (Bitfield-Mask: 0x01)                 */
/* =========================================================  SMR03  ========================================================= */
#define SCI0_SMR03_MD_Pos                 (0UL)                     /*!< SCI0 SMR03: MD (Bit 0)                                */
#define SCI0_SMR03_MD_Msk                 (0xfUL)                   /*!< SCI0 SMR03: MD (Bitfield-Mask: 0x0f)                  */
#define SCI0_SMR03_SIS_Pos                (6UL)                     /*!< SCI0 SMR03: SIS (Bit 6)                               */
#define SCI0_SMR03_SIS_Msk                (0x40UL)                  /*!< SCI0 SMR03: SIS (Bitfield-Mask: 0x01)                 */
#define SCI0_SMR03_STS_Pos                (8UL)                     /*!< SCI0 SMR03: STS (Bit 8)                               */
#define SCI0_SMR03_STS_Msk                (0x100UL)                 /*!< SCI0 SMR03: STS (Bitfield-Mask: 0x01)                 */
#define SCI0_SMR03_CCS_Pos                (14UL)                    /*!< SCI0 SMR03: CCS (Bit 14)                              */
#define SCI0_SMR03_CCS_Msk                (0x4000UL)                /*!< SCI0 SMR03: CCS (Bitfield-Mask: 0x01)                 */
#define SCI0_SMR03_CKS_Pos                (15UL)                    /*!< SCI0 SMR03: CKS (Bit 15)                              */
#define SCI0_SMR03_CKS_Msk                (0x8000UL)                /*!< SCI0 SMR03: CKS (Bitfield-Mask: 0x01)                 */
/* =========================================================  SCR00  ========================================================= */
#define SCI0_SCR00_DLS_Pos                (0UL)                     /*!< SCI0 SCR00: DLS (Bit 0)                               */
#define SCI0_SCR00_DLS_Msk                (0x3UL)                   /*!< SCI0 SCR00: DLS (Bitfield-Mask: 0x03)                 */
#define SCI0_SCR00_SLC_Pos                (4UL)                     /*!< SCI0 SCR00: SLC (Bit 4)                               */
#define SCI0_SCR00_SLC_Msk                (0x30UL)                  /*!< SCI0 SCR00: SLC (Bitfield-Mask: 0x03)                 */
#define SCI0_SCR00_DIR_Pos                (7UL)                     /*!< SCI0 SCR00: DIR (Bit 7)                               */
#define SCI0_SCR00_DIR_Msk                (0x80UL)                  /*!< SCI0 SCR00: DIR (Bitfield-Mask: 0x01)                 */
#define SCI0_SCR00_PTC_Pos                (8UL)                     /*!< SCI0 SCR00: PTC (Bit 8)                               */
#define SCI0_SCR00_PTC_Msk                (0x300UL)                 /*!< SCI0 SCR00: PTC (Bitfield-Mask: 0x03)                 */
#define SCI0_SCR00_EOC_Pos                (10UL)                    /*!< SCI0 SCR00: EOC (Bit 10)                              */
#define SCI0_SCR00_EOC_Msk                (0x400UL)                 /*!< SCI0 SCR00: EOC (Bitfield-Mask: 0x01)                 */
#define SCI0_SCR00_CKP_Pos                (12UL)                    /*!< SCI0 SCR00: CKP (Bit 12)                              */
#define SCI0_SCR00_CKP_Msk                (0x1000UL)                /*!< SCI0 SCR00: CKP (Bitfield-Mask: 0x01)                 */
#define SCI0_SCR00_DAP_Pos                (13UL)                    /*!< SCI0 SCR00: DAP (Bit 13)                              */
#define SCI0_SCR00_DAP_Msk                (0x2000UL)                /*!< SCI0 SCR00: DAP (Bitfield-Mask: 0x01)                 */
#define SCI0_SCR00_RXE_Pos                (14UL)                    /*!< SCI0 SCR00: RXE (Bit 14)                              */
#define SCI0_SCR00_RXE_Msk                (0x4000UL)                /*!< SCI0 SCR00: RXE (Bitfield-Mask: 0x01)                 */
#define SCI0_SCR00_TXE_Pos                (15UL)                    /*!< SCI0 SCR00: TXE (Bit 15)                              */
#define SCI0_SCR00_TXE_Msk                (0x8000UL)                /*!< SCI0 SCR00: TXE (Bitfield-Mask: 0x01)                 */
/* =========================================================  SCR01  ========================================================= */
#define SCI0_SCR01_DLS_Pos                (0UL)                     /*!< SCI0 SCR01: DLS (Bit 0)                               */
#define SCI0_SCR01_DLS_Msk                (0x3UL)                   /*!< SCI0 SCR01: DLS (Bitfield-Mask: 0x03)                 */
#define SCI0_SCR01_SLC_Pos                (4UL)                     /*!< SCI0 SCR01: SLC (Bit 4)                               */
#define SCI0_SCR01_SLC_Msk                (0x30UL)                  /*!< SCI0 SCR01: SLC (Bitfield-Mask: 0x03)                 */
#define SCI0_SCR01_DIR_Pos                (7UL)                     /*!< SCI0 SCR01: DIR (Bit 7)                               */
#define SCI0_SCR01_DIR_Msk                (0x80UL)                  /*!< SCI0 SCR01: DIR (Bitfield-Mask: 0x01)                 */
#define SCI0_SCR01_PTC_Pos                (8UL)                     /*!< SCI0 SCR01: PTC (Bit 8)                               */
#define SCI0_SCR01_PTC_Msk                (0x300UL)                 /*!< SCI0 SCR01: PTC (Bitfield-Mask: 0x03)                 */
#define SCI0_SCR01_EOC_Pos                (10UL)                    /*!< SCI0 SCR01: EOC (Bit 10)                              */
#define SCI0_SCR01_EOC_Msk                (0x400UL)                 /*!< SCI0 SCR01: EOC (Bitfield-Mask: 0x01)                 */
#define SCI0_SCR01_CKP_Pos                (12UL)                    /*!< SCI0 SCR01: CKP (Bit 12)                              */
#define SCI0_SCR01_CKP_Msk                (0x1000UL)                /*!< SCI0 SCR01: CKP (Bitfield-Mask: 0x01)                 */
#define SCI0_SCR01_DAP_Pos                (13UL)                    /*!< SCI0 SCR01: DAP (Bit 13)                              */
#define SCI0_SCR01_DAP_Msk                (0x2000UL)                /*!< SCI0 SCR01: DAP (Bitfield-Mask: 0x01)                 */
#define SCI0_SCR01_RXE_Pos                (14UL)                    /*!< SCI0 SCR01: RXE (Bit 14)                              */
#define SCI0_SCR01_RXE_Msk                (0x4000UL)                /*!< SCI0 SCR01: RXE (Bitfield-Mask: 0x01)                 */
#define SCI0_SCR01_TXE_Pos                (15UL)                    /*!< SCI0 SCR01: TXE (Bit 15)                              */
#define SCI0_SCR01_TXE_Msk                (0x8000UL)                /*!< SCI0 SCR01: TXE (Bitfield-Mask: 0x01)                 */
/* =========================================================  SCR02  ========================================================= */
#define SCI0_SCR02_DLS_Pos                (0UL)                     /*!< SCI0 SCR02: DLS (Bit 0)                               */
#define SCI0_SCR02_DLS_Msk                (0x3UL)                   /*!< SCI0 SCR02: DLS (Bitfield-Mask: 0x03)                 */
#define SCI0_SCR02_SLC_Pos                (4UL)                     /*!< SCI0 SCR02: SLC (Bit 4)                               */
#define SCI0_SCR02_SLC_Msk                (0x30UL)                  /*!< SCI0 SCR02: SLC (Bitfield-Mask: 0x03)                 */
#define SCI0_SCR02_DIR_Pos                (7UL)                     /*!< SCI0 SCR02: DIR (Bit 7)                               */
#define SCI0_SCR02_DIR_Msk                (0x80UL)                  /*!< SCI0 SCR02: DIR (Bitfield-Mask: 0x01)                 */
#define SCI0_SCR02_PTC_Pos                (8UL)                     /*!< SCI0 SCR02: PTC (Bit 8)                               */
#define SCI0_SCR02_PTC_Msk                (0x300UL)                 /*!< SCI0 SCR02: PTC (Bitfield-Mask: 0x03)                 */
#define SCI0_SCR02_EOC_Pos                (10UL)                    /*!< SCI0 SCR02: EOC (Bit 10)                              */
#define SCI0_SCR02_EOC_Msk                (0x400UL)                 /*!< SCI0 SCR02: EOC (Bitfield-Mask: 0x01)                 */
#define SCI0_SCR02_CKP_Pos                (12UL)                    /*!< SCI0 SCR02: CKP (Bit 12)                              */
#define SCI0_SCR02_CKP_Msk                (0x1000UL)                /*!< SCI0 SCR02: CKP (Bitfield-Mask: 0x01)                 */
#define SCI0_SCR02_DAP_Pos                (13UL)                    /*!< SCI0 SCR02: DAP (Bit 13)                              */
#define SCI0_SCR02_DAP_Msk                (0x2000UL)                /*!< SCI0 SCR02: DAP (Bitfield-Mask: 0x01)                 */
#define SCI0_SCR02_RXE_Pos                (14UL)                    /*!< SCI0 SCR02: RXE (Bit 14)                              */
#define SCI0_SCR02_RXE_Msk                (0x4000UL)                /*!< SCI0 SCR02: RXE (Bitfield-Mask: 0x01)                 */
#define SCI0_SCR02_TXE_Pos                (15UL)                    /*!< SCI0 SCR02: TXE (Bit 15)                              */
#define SCI0_SCR02_TXE_Msk                (0x8000UL)                /*!< SCI0 SCR02: TXE (Bitfield-Mask: 0x01)                 */
/* =========================================================  SCR03  ========================================================= */
#define SCI0_SCR03_DLS_Pos                (0UL)                     /*!< SCI0 SCR03: DLS (Bit 0)                               */
#define SCI0_SCR03_DLS_Msk                (0x3UL)                   /*!< SCI0 SCR03: DLS (Bitfield-Mask: 0x03)                 */
#define SCI0_SCR03_SLC_Pos                (4UL)                     /*!< SCI0 SCR03: SLC (Bit 4)                               */
#define SCI0_SCR03_SLC_Msk                (0x30UL)                  /*!< SCI0 SCR03: SLC (Bitfield-Mask: 0x03)                 */
#define SCI0_SCR03_DIR_Pos                (7UL)                     /*!< SCI0 SCR03: DIR (Bit 7)                               */
#define SCI0_SCR03_DIR_Msk                (0x80UL)                  /*!< SCI0 SCR03: DIR (Bitfield-Mask: 0x01)                 */
#define SCI0_SCR03_PTC_Pos                (8UL)                     /*!< SCI0 SCR03: PTC (Bit 8)                               */
#define SCI0_SCR03_PTC_Msk                (0x300UL)                 /*!< SCI0 SCR03: PTC (Bitfield-Mask: 0x03)                 */
#define SCI0_SCR03_EOC_Pos                (10UL)                    /*!< SCI0 SCR03: EOC (Bit 10)                              */
#define SCI0_SCR03_EOC_Msk                (0x400UL)                 /*!< SCI0 SCR03: EOC (Bitfield-Mask: 0x01)                 */
#define SCI0_SCR03_CKP_Pos                (12UL)                    /*!< SCI0 SCR03: CKP (Bit 12)                              */
#define SCI0_SCR03_CKP_Msk                (0x1000UL)                /*!< SCI0 SCR03: CKP (Bitfield-Mask: 0x01)                 */
#define SCI0_SCR03_DAP_Pos                (13UL)                    /*!< SCI0 SCR03: DAP (Bit 13)                              */
#define SCI0_SCR03_DAP_Msk                (0x2000UL)                /*!< SCI0 SCR03: DAP (Bitfield-Mask: 0x01)                 */
#define SCI0_SCR03_RXE_Pos                (14UL)                    /*!< SCI0 SCR03: RXE (Bit 14)                              */
#define SCI0_SCR03_RXE_Msk                (0x4000UL)                /*!< SCI0 SCR03: RXE (Bitfield-Mask: 0x01)                 */
#define SCI0_SCR03_TXE_Pos                (15UL)                    /*!< SCI0 SCR03: TXE (Bit 15)                              */
#define SCI0_SCR03_TXE_Msk                (0x8000UL)                /*!< SCI0 SCR03: TXE (Bitfield-Mask: 0x01)                 */
/* ==========================================================  SE0  ========================================================== */
#define SCI0_SE0_SE00_Pos                 (0UL)                     /*!< SCI0 SE0: SE00 (Bit 0)                                */
#define SCI0_SE0_SE00_Msk                 (0x1UL)                   /*!< SCI0 SE0: SE00 (Bitfield-Mask: 0x01)                  */
#define SCI0_SE0_SE01_Pos                 (1UL)                     /*!< SCI0 SE0: SE01 (Bit 1)                                */
#define SCI0_SE0_SE01_Msk                 (0x2UL)                   /*!< SCI0 SE0: SE01 (Bitfield-Mask: 0x01)                  */
#define SCI0_SE0_SE02_Pos                 (2UL)                     /*!< SCI0 SE0: SE02 (Bit 2)                                */
#define SCI0_SE0_SE02_Msk                 (0x4UL)                   /*!< SCI0 SE0: SE02 (Bitfield-Mask: 0x01)                  */
#define SCI0_SE0_SE03_Pos                 (3UL)                     /*!< SCI0 SE0: SE03 (Bit 3)                                */
#define SCI0_SE0_SE03_Msk                 (0x8UL)                   /*!< SCI0 SE0: SE03 (Bitfield-Mask: 0x01)                  */
/* ==========================================================  SS0  ========================================================== */
#define SCI0_SS0_SS00_Pos                 (0UL)                     /*!< SCI0 SS0: SS00 (Bit 0)                                */
#define SCI0_SS0_SS00_Msk                 (0x1UL)                   /*!< SCI0 SS0: SS00 (Bitfield-Mask: 0x01)                  */
#define SCI0_SS0_SS01_Pos                 (1UL)                     /*!< SCI0 SS0: SS01 (Bit 1)                                */
#define SCI0_SS0_SS01_Msk                 (0x2UL)                   /*!< SCI0 SS0: SS01 (Bitfield-Mask: 0x01)                  */
#define SCI0_SS0_SS02_Pos                 (2UL)                     /*!< SCI0 SS0: SS02 (Bit 2)                                */
#define SCI0_SS0_SS02_Msk                 (0x4UL)                   /*!< SCI0 SS0: SS02 (Bitfield-Mask: 0x01)                  */
#define SCI0_SS0_SS03_Pos                 (3UL)                     /*!< SCI0 SS0: SS03 (Bit 3)                                */
#define SCI0_SS0_SS03_Msk                 (0x8UL)                   /*!< SCI0 SS0: SS03 (Bitfield-Mask: 0x01)                  */
/* ==========================================================  ST0  ========================================================== */
#define SCI0_ST0_ST00_Pos                 (0UL)                     /*!< SCI0 ST0: ST00 (Bit 0)                                */
#define SCI0_ST0_ST00_Msk                 (0x1UL)                   /*!< SCI0 ST0: ST00 (Bitfield-Mask: 0x01)                  */
#define SCI0_ST0_ST01_Pos                 (1UL)                     /*!< SCI0 ST0: ST01 (Bit 1)                                */
#define SCI0_ST0_ST01_Msk                 (0x2UL)                   /*!< SCI0 ST0: ST01 (Bitfield-Mask: 0x01)                  */
#define SCI0_ST0_ST02_Pos                 (2UL)                     /*!< SCI0 ST0: ST02 (Bit 2)                                */
#define SCI0_ST0_ST02_Msk                 (0x4UL)                   /*!< SCI0 ST0: ST02 (Bitfield-Mask: 0x01)                  */
#define SCI0_ST0_ST03_Pos                 (3UL)                     /*!< SCI0 ST0: ST03 (Bit 3)                                */
#define SCI0_ST0_ST03_Msk                 (0x8UL)                   /*!< SCI0 ST0: ST03 (Bitfield-Mask: 0x01)                  */
/* =========================================================  SPS0  ========================================================== */
#define SCI0_SPS0_PRS00_Pos               (0UL)                     /*!< SCI0 SPS0: PRS00 (Bit 0)                              */
#define SCI0_SPS0_PRS00_Msk               (0xfUL)                   /*!< SCI0 SPS0: PRS00 (Bitfield-Mask: 0x0f)                */
#define SCI0_SPS0_PRS01_Pos               (4UL)                     /*!< SCI0 SPS0: PRS01 (Bit 4)                              */
#define SCI0_SPS0_PRS01_Msk               (0xf0UL)                  /*!< SCI0 SPS0: PRS01 (Bitfield-Mask: 0x0f)                */
/* ==========================================================  SO0  ========================================================== */
#define SCI0_SO0_SO00_Pos                 (0UL)                     /*!< SCI0 SO0: SO00 (Bit 0)                                */
#define SCI0_SO0_SO00_Msk                 (0x1UL)                   /*!< SCI0 SO0: SO00 (Bitfield-Mask: 0x01)                  */
#define SCI0_SO0_SO01_Pos                 (1UL)                     /*!< SCI0 SO0: SO01 (Bit 1)                                */
#define SCI0_SO0_SO01_Msk                 (0x2UL)                   /*!< SCI0 SO0: SO01 (Bitfield-Mask: 0x01)                  */
#define SCI0_SO0_SO02_Pos                 (2UL)                     /*!< SCI0 SO0: SO02 (Bit 2)                                */
#define SCI0_SO0_SO02_Msk                 (0x4UL)                   /*!< SCI0 SO0: SO02 (Bitfield-Mask: 0x01)                  */
#define SCI0_SO0_SO03_Pos                 (3UL)                     /*!< SCI0 SO0: SO03 (Bit 3)                                */
#define SCI0_SO0_SO03_Msk                 (0x8UL)                   /*!< SCI0 SO0: SO03 (Bitfield-Mask: 0x01)                  */
#define SCI0_SO0_CKO00_Pos                (8UL)                     /*!< SCI0 SO0: CKO00 (Bit 8)                               */
#define SCI0_SO0_CKO00_Msk                (0x100UL)                 /*!< SCI0 SO0: CKO00 (Bitfield-Mask: 0x01)                 */
#define SCI0_SO0_CKO01_Pos                (9UL)                     /*!< SCI0 SO0: CKO01 (Bit 9)                               */
#define SCI0_SO0_CKO01_Msk                (0x200UL)                 /*!< SCI0 SO0: CKO01 (Bitfield-Mask: 0x01)                 */
#define SCI0_SO0_CKO02_Pos                (10UL)                    /*!< SCI0 SO0: CKO02 (Bit 10)                              */
#define SCI0_SO0_CKO02_Msk                (0x400UL)                 /*!< SCI0 SO0: CKO02 (Bitfield-Mask: 0x01)                 */
#define SCI0_SO0_CKO03_Pos                (11UL)                    /*!< SCI0 SO0: CKO03 (Bit 11)                              */
#define SCI0_SO0_CKO03_Msk                (0x800UL)                 /*!< SCI0 SO0: CKO03 (Bitfield-Mask: 0x01)                 */
/* =========================================================  SOE0  ========================================================== */
#define SCI0_SOE0_SOE00_Pos               (0UL)                     /*!< SCI0 SOE0: SOE00 (Bit 0)                              */
#define SCI0_SOE0_SOE00_Msk               (0x1UL)                   /*!< SCI0 SOE0: SOE00 (Bitfield-Mask: 0x01)                */
#define SCI0_SOE0_SOE01_Pos               (1UL)                     /*!< SCI0 SOE0: SOE01 (Bit 1)                              */
#define SCI0_SOE0_SOE01_Msk               (0x2UL)                   /*!< SCI0 SOE0: SOE01 (Bitfield-Mask: 0x01)                */
#define SCI0_SOE0_SOE02_Pos               (2UL)                     /*!< SCI0 SOE0: SOE02 (Bit 2)                              */
#define SCI0_SOE0_SOE02_Msk               (0x4UL)                   /*!< SCI0 SOE0: SOE02 (Bitfield-Mask: 0x01)                */
#define SCI0_SOE0_SOE03_Pos               (3UL)                     /*!< SCI0 SOE0: SOE03 (Bit 3)                              */
#define SCI0_SOE0_SOE03_Msk               (0x8UL)                   /*!< SCI0 SOE0: SOE03 (Bitfield-Mask: 0x01)                */
/* =========================================================  SOL0  ========================================================== */
#define SCI0_SOL0_SOL00_Pos               (0UL)                     /*!< SCI0 SOL0: SOL00 (Bit 0)                              */
#define SCI0_SOL0_SOL00_Msk               (0x1UL)                   /*!< SCI0 SOL0: SOL00 (Bitfield-Mask: 0x01)                */
#define SCI0_SOL0_SOL02_Pos               (2UL)                     /*!< SCI0 SOL0: SOL02 (Bit 2)                              */
#define SCI0_SOL0_SOL02_Msk               (0x4UL)                   /*!< SCI0 SOL0: SOL02 (Bitfield-Mask: 0x01)                */
/* =========================================================  SDR0  ========================================================== */
/* =========================================================  SDR0  ========================================================== */
/* =========================================================  SIO00  ========================================================= */
/* =========================================================  SIO01  ========================================================= */
/* =========================================================  SIO10  ========================================================= */
/* =========================================================  SIO11  ========================================================= */
/* =========================================================  TXD0  ========================================================== */
/* =========================================================  RXD0  ========================================================== */
/* =========================================================  TXD1  ========================================================== */
/* =========================================================  RXD1  ========================================================== */


/* =========================================================================================================================== */
/* ================                                           SCI1                                            ================ */
/* =========================================================================================================================== */

/* =========================================================  SSR10  ========================================================= */
#define SCI1_SSR10_OVF_Pos                (0UL)                     /*!< SCI1 SSR10: OVF (Bit 0)                               */
#define SCI1_SSR10_OVF_Msk                (0x1UL)                   /*!< SCI1 SSR10: OVF (Bitfield-Mask: 0x01)                 */
#define SCI1_SSR10_PEF_Pos                (1UL)                     /*!< SCI1 SSR10: PEF (Bit 1)                               */
#define SCI1_SSR10_PEF_Msk                (0x2UL)                   /*!< SCI1 SSR10: PEF (Bitfield-Mask: 0x01)                 */
#define SCI1_SSR10_FEF_Pos                (2UL)                     /*!< SCI1 SSR10: FEF (Bit 2)                               */
#define SCI1_SSR10_FEF_Msk                (0x4UL)                   /*!< SCI1 SSR10: FEF (Bitfield-Mask: 0x01)                 */
#define SCI1_SSR10_BFF_Pos                (5UL)                     /*!< SCI1 SSR10: BFF (Bit 5)                               */
#define SCI1_SSR10_BFF_Msk                (0x20UL)                  /*!< SCI1 SSR10: BFF (Bitfield-Mask: 0x01)                 */
#define SCI1_SSR10_TSF_Pos                (6UL)                     /*!< SCI1 SSR10: TSF (Bit 6)                               */
#define SCI1_SSR10_TSF_Msk                (0x40UL)                  /*!< SCI1 SSR10: TSF (Bitfield-Mask: 0x01)                 */
/* =========================================================  SSR11  ========================================================= */
#define SCI1_SSR11_OVF_Pos                (0UL)                     /*!< SCI1 SSR11: OVF (Bit 0)                               */
#define SCI1_SSR11_OVF_Msk                (0x1UL)                   /*!< SCI1 SSR11: OVF (Bitfield-Mask: 0x01)                 */
#define SCI1_SSR11_PEF_Pos                (1UL)                     /*!< SCI1 SSR11: PEF (Bit 1)                               */
#define SCI1_SSR11_PEF_Msk                (0x2UL)                   /*!< SCI1 SSR11: PEF (Bitfield-Mask: 0x01)                 */
#define SCI1_SSR11_FEF_Pos                (2UL)                     /*!< SCI1 SSR11: FEF (Bit 2)                               */
#define SCI1_SSR11_FEF_Msk                (0x4UL)                   /*!< SCI1 SSR11: FEF (Bitfield-Mask: 0x01)                 */
#define SCI1_SSR11_BFF_Pos                (5UL)                     /*!< SCI1 SSR11: BFF (Bit 5)                               */
#define SCI1_SSR11_BFF_Msk                (0x20UL)                  /*!< SCI1 SSR11: BFF (Bitfield-Mask: 0x01)                 */
#define SCI1_SSR11_TSF_Pos                (6UL)                     /*!< SCI1 SSR11: TSF (Bit 6)                               */
#define SCI1_SSR11_TSF_Msk                (0x40UL)                  /*!< SCI1 SSR11: TSF (Bitfield-Mask: 0x01)                 */
/* =========================================================  SIR10  ========================================================= */
#define SCI1_SIR10_OVCT_Pos               (0UL)                     /*!< SCI1 SIR10: OVCT (Bit 0)                              */
#define SCI1_SIR10_OVCT_Msk               (0x1UL)                   /*!< SCI1 SIR10: OVCT (Bitfield-Mask: 0x01)                */
#define SCI1_SIR10_PECT_Pos               (1UL)                     /*!< SCI1 SIR10: PECT (Bit 1)                              */
#define SCI1_SIR10_PECT_Msk               (0x2UL)                   /*!< SCI1 SIR10: PECT (Bitfield-Mask: 0x01)                */
#define SCI1_SIR10_FECT_Pos               (2UL)                     /*!< SCI1 SIR10: FECT (Bit 2)                              */
#define SCI1_SIR10_FECT_Msk               (0x4UL)                   /*!< SCI1 SIR10: FECT (Bitfield-Mask: 0x01)                */
/* =========================================================  SIR11  ========================================================= */
#define SCI1_SIR11_OVCT_Pos               (0UL)                     /*!< SCI1 SIR11: OVCT (Bit 0)                              */
#define SCI1_SIR11_OVCT_Msk               (0x1UL)                   /*!< SCI1 SIR11: OVCT (Bitfield-Mask: 0x01)                */
#define SCI1_SIR11_PECT_Pos               (1UL)                     /*!< SCI1 SIR11: PECT (Bit 1)                              */
#define SCI1_SIR11_PECT_Msk               (0x2UL)                   /*!< SCI1 SIR11: PECT (Bitfield-Mask: 0x01)                */
#define SCI1_SIR11_FECT_Pos               (2UL)                     /*!< SCI1 SIR11: FECT (Bit 2)                              */
#define SCI1_SIR11_FECT_Msk               (0x4UL)                   /*!< SCI1 SIR11: FECT (Bitfield-Mask: 0x01)                */
/* =========================================================  SMR10  ========================================================= */
#define SCI1_SMR10_MD_Pos                 (0UL)                     /*!< SCI1 SMR10: MD (Bit 0)                                */
#define SCI1_SMR10_MD_Msk                 (0xfUL)                   /*!< SCI1 SMR10: MD (Bitfield-Mask: 0x0f)                  */
#define SCI1_SMR10_SIS_Pos                (6UL)                     /*!< SCI1 SMR10: SIS (Bit 6)                               */
#define SCI1_SMR10_SIS_Msk                (0x40UL)                  /*!< SCI1 SMR10: SIS (Bitfield-Mask: 0x01)                 */
#define SCI1_SMR10_STS_Pos                (8UL)                     /*!< SCI1 SMR10: STS (Bit 8)                               */
#define SCI1_SMR10_STS_Msk                (0x100UL)                 /*!< SCI1 SMR10: STS (Bitfield-Mask: 0x01)                 */
#define SCI1_SMR10_CCS_Pos                (14UL)                    /*!< SCI1 SMR10: CCS (Bit 14)                              */
#define SCI1_SMR10_CCS_Msk                (0x4000UL)                /*!< SCI1 SMR10: CCS (Bitfield-Mask: 0x01)                 */
#define SCI1_SMR10_CKS_Pos                (15UL)                    /*!< SCI1 SMR10: CKS (Bit 15)                              */
#define SCI1_SMR10_CKS_Msk                (0x8000UL)                /*!< SCI1 SMR10: CKS (Bitfield-Mask: 0x01)                 */
/* =========================================================  SMR11  ========================================================= */
#define SCI1_SMR11_MD_Pos                 (0UL)                     /*!< SCI1 SMR11: MD (Bit 0)                                */
#define SCI1_SMR11_MD_Msk                 (0xfUL)                   /*!< SCI1 SMR11: MD (Bitfield-Mask: 0x0f)                  */
#define SCI1_SMR11_SIS_Pos                (6UL)                     /*!< SCI1 SMR11: SIS (Bit 6)                               */
#define SCI1_SMR11_SIS_Msk                (0x40UL)                  /*!< SCI1 SMR11: SIS (Bitfield-Mask: 0x01)                 */
#define SCI1_SMR11_STS_Pos                (8UL)                     /*!< SCI1 SMR11: STS (Bit 8)                               */
#define SCI1_SMR11_STS_Msk                (0x100UL)                 /*!< SCI1 SMR11: STS (Bitfield-Mask: 0x01)                 */
#define SCI1_SMR11_CCS_Pos                (14UL)                    /*!< SCI1 SMR11: CCS (Bit 14)                              */
#define SCI1_SMR11_CCS_Msk                (0x4000UL)                /*!< SCI1 SMR11: CCS (Bitfield-Mask: 0x01)                 */
#define SCI1_SMR11_CKS_Pos                (15UL)                    /*!< SCI1 SMR11: CKS (Bit 15)                              */
#define SCI1_SMR11_CKS_Msk                (0x8000UL)                /*!< SCI1 SMR11: CKS (Bitfield-Mask: 0x01)                 */
/* =========================================================  SCR10  ========================================================= */
#define SCI1_SCR10_DLS_Pos                (0UL)                     /*!< SCI1 SCR10: DLS (Bit 0)                               */
#define SCI1_SCR10_DLS_Msk                (0x3UL)                   /*!< SCI1 SCR10: DLS (Bitfield-Mask: 0x03)                 */
#define SCI1_SCR10_SLC_Pos                (4UL)                     /*!< SCI1 SCR10: SLC (Bit 4)                               */
#define SCI1_SCR10_SLC_Msk                (0x30UL)                  /*!< SCI1 SCR10: SLC (Bitfield-Mask: 0x03)                 */
#define SCI1_SCR10_DIR_Pos                (7UL)                     /*!< SCI1 SCR10: DIR (Bit 7)                               */
#define SCI1_SCR10_DIR_Msk                (0x80UL)                  /*!< SCI1 SCR10: DIR (Bitfield-Mask: 0x01)                 */
#define SCI1_SCR10_PTC_Pos                (8UL)                     /*!< SCI1 SCR10: PTC (Bit 8)                               */
#define SCI1_SCR10_PTC_Msk                (0x300UL)                 /*!< SCI1 SCR10: PTC (Bitfield-Mask: 0x03)                 */
#define SCI1_SCR10_EOC_Pos                (10UL)                    /*!< SCI1 SCR10: EOC (Bit 10)                              */
#define SCI1_SCR10_EOC_Msk                (0x400UL)                 /*!< SCI1 SCR10: EOC (Bitfield-Mask: 0x01)                 */
#define SCI1_SCR10_CKP_Pos                (12UL)                    /*!< SCI1 SCR10: CKP (Bit 12)                              */
#define SCI1_SCR10_CKP_Msk                (0x1000UL)                /*!< SCI1 SCR10: CKP (Bitfield-Mask: 0x01)                 */
#define SCI1_SCR10_DAP_Pos                (13UL)                    /*!< SCI1 SCR10: DAP (Bit 13)                              */
#define SCI1_SCR10_DAP_Msk                (0x2000UL)                /*!< SCI1 SCR10: DAP (Bitfield-Mask: 0x01)                 */
#define SCI1_SCR10_RXE_Pos                (14UL)                    /*!< SCI1 SCR10: RXE (Bit 14)                              */
#define SCI1_SCR10_RXE_Msk                (0x4000UL)                /*!< SCI1 SCR10: RXE (Bitfield-Mask: 0x01)                 */
#define SCI1_SCR10_TXE_Pos                (15UL)                    /*!< SCI1 SCR10: TXE (Bit 15)                              */
#define SCI1_SCR10_TXE_Msk                (0x8000UL)                /*!< SCI1 SCR10: TXE (Bitfield-Mask: 0x01)                 */
/* =========================================================  SCR11  ========================================================= */
#define SCI1_SCR11_DLS_Pos                (0UL)                     /*!< SCI1 SCR11: DLS (Bit 0)                               */
#define SCI1_SCR11_DLS_Msk                (0x3UL)                   /*!< SCI1 SCR11: DLS (Bitfield-Mask: 0x03)                 */
#define SCI1_SCR11_SLC_Pos                (4UL)                     /*!< SCI1 SCR11: SLC (Bit 4)                               */
#define SCI1_SCR11_SLC_Msk                (0x30UL)                  /*!< SCI1 SCR11: SLC (Bitfield-Mask: 0x03)                 */
#define SCI1_SCR11_DIR_Pos                (7UL)                     /*!< SCI1 SCR11: DIR (Bit 7)                               */
#define SCI1_SCR11_DIR_Msk                (0x80UL)                  /*!< SCI1 SCR11: DIR (Bitfield-Mask: 0x01)                 */
#define SCI1_SCR11_PTC_Pos                (8UL)                     /*!< SCI1 SCR11: PTC (Bit 8)                               */
#define SCI1_SCR11_PTC_Msk                (0x300UL)                 /*!< SCI1 SCR11: PTC (Bitfield-Mask: 0x03)                 */
#define SCI1_SCR11_EOC_Pos                (10UL)                    /*!< SCI1 SCR11: EOC (Bit 10)                              */
#define SCI1_SCR11_EOC_Msk                (0x400UL)                 /*!< SCI1 SCR11: EOC (Bitfield-Mask: 0x01)                 */
#define SCI1_SCR11_CKP_Pos                (12UL)                    /*!< SCI1 SCR11: CKP (Bit 12)                              */
#define SCI1_SCR11_CKP_Msk                (0x1000UL)                /*!< SCI1 SCR11: CKP (Bitfield-Mask: 0x01)                 */
#define SCI1_SCR11_DAP_Pos                (13UL)                    /*!< SCI1 SCR11: DAP (Bit 13)                              */
#define SCI1_SCR11_DAP_Msk                (0x2000UL)                /*!< SCI1 SCR11: DAP (Bitfield-Mask: 0x01)                 */
#define SCI1_SCR11_RXE_Pos                (14UL)                    /*!< SCI1 SCR11: RXE (Bit 14)                              */
#define SCI1_SCR11_RXE_Msk                (0x4000UL)                /*!< SCI1 SCR11: RXE (Bitfield-Mask: 0x01)                 */
#define SCI1_SCR11_TXE_Pos                (15UL)                    /*!< SCI1 SCR11: TXE (Bit 15)                              */
#define SCI1_SCR11_TXE_Msk                (0x8000UL)                /*!< SCI1 SCR11: TXE (Bitfield-Mask: 0x01)                 */
/* ==========================================================  SE1  ========================================================== */
#define SCI1_SE1_SE10_Pos                 (0UL)                     /*!< SCI1 SE1: SE10 (Bit 0)                                */
#define SCI1_SE1_SE10_Msk                 (0x1UL)                   /*!< SCI1 SE1: SE10 (Bitfield-Mask: 0x01)                  */
#define SCI1_SE1_SE11_Pos                 (1UL)                     /*!< SCI1 SE1: SE11 (Bit 1)                                */
#define SCI1_SE1_SE11_Msk                 (0x2UL)                   /*!< SCI1 SE1: SE11 (Bitfield-Mask: 0x01)                  */
/* ==========================================================  SS1  ========================================================== */
#define SCI1_SS1_SS10_Pos                 (0UL)                     /*!< SCI1 SS1: SS10 (Bit 0)                                */
#define SCI1_SS1_SS10_Msk                 (0x1UL)                   /*!< SCI1 SS1: SS10 (Bitfield-Mask: 0x01)                  */
#define SCI1_SS1_SS11_Pos                 (1UL)                     /*!< SCI1 SS1: SS11 (Bit 1)                                */
#define SCI1_SS1_SS11_Msk                 (0x2UL)                   /*!< SCI1 SS1: SS11 (Bitfield-Mask: 0x01)                  */
/* ==========================================================  ST1  ========================================================== */
#define SCI1_ST1_ST10_Pos                 (0UL)                     /*!< SCI1 ST1: ST10 (Bit 0)                                */
#define SCI1_ST1_ST10_Msk                 (0x1UL)                   /*!< SCI1 ST1: ST10 (Bitfield-Mask: 0x01)                  */
#define SCI1_ST1_ST11_Pos                 (1UL)                     /*!< SCI1 ST1: ST11 (Bit 1)                                */
#define SCI1_ST1_ST11_Msk                 (0x2UL)                   /*!< SCI1 ST1: ST11 (Bitfield-Mask: 0x01)                  */
/* =========================================================  SPS1  ========================================================== */
#define SCI1_SPS1_PRS10_Pos               (0UL)                     /*!< SCI1 SPS1: PRS10 (Bit 0)                              */
#define SCI1_SPS1_PRS10_Msk               (0xfUL)                   /*!< SCI1 SPS1: PRS10 (Bitfield-Mask: 0x0f)                */
#define SCI1_SPS1_PRS11_Pos               (4UL)                     /*!< SCI1 SPS1: PRS11 (Bit 4)                              */
#define SCI1_SPS1_PRS11_Msk               (0xf0UL)                  /*!< SCI1 SPS1: PRS11 (Bitfield-Mask: 0x0f)                */
/* ==========================================================  SO1  ========================================================== */
#define SCI1_SO1_SO10_Pos                 (0UL)                     /*!< SCI1 SO1: SO10 (Bit 0)                                */
#define SCI1_SO1_SO10_Msk                 (0x1UL)                   /*!< SCI1 SO1: SO10 (Bitfield-Mask: 0x01)                  */
#define SCI1_SO1_SO11_Pos                 (1UL)                     /*!< SCI1 SO1: SO11 (Bit 1)                                */
#define SCI1_SO1_SO11_Msk                 (0x2UL)                   /*!< SCI1 SO1: SO11 (Bitfield-Mask: 0x01)                  */
#define SCI1_SO1_CKO10_Pos                (8UL)                     /*!< SCI1 SO1: CKO10 (Bit 8)                               */
#define SCI1_SO1_CKO10_Msk                (0x100UL)                 /*!< SCI1 SO1: CKO10 (Bitfield-Mask: 0x01)                 */
#define SCI1_SO1_CKO11_Pos                (9UL)                     /*!< SCI1 SO1: CKO11 (Bit 9)                               */
#define SCI1_SO1_CKO11_Msk                (0x200UL)                 /*!< SCI1 SO1: CKO11 (Bitfield-Mask: 0x01)                 */
/* =========================================================  SOE1  ========================================================== */
#define SCI1_SOE1_SOE10_Pos               (0UL)                     /*!< SCI1 SOE1: SOE10 (Bit 0)                              */
#define SCI1_SOE1_SOE10_Msk               (0x1UL)                   /*!< SCI1 SOE1: SOE10 (Bitfield-Mask: 0x01)                */
#define SCI1_SOE1_SOE11_Pos               (1UL)                     /*!< SCI1 SOE1: SOE11 (Bit 1)                              */
#define SCI1_SOE1_SOE11_Msk               (0x2UL)                   /*!< SCI1 SOE1: SOE11 (Bitfield-Mask: 0x01)                */
/* =========================================================  SOL1  ========================================================== */
#define SCI1_SOL1_SOL10_Pos               (0UL)                     /*!< SCI1 SOL1: SOL10 (Bit 0)                              */
#define SCI1_SOL1_SOL10_Msk               (0x1UL)                   /*!< SCI1 SOL1: SOL10 (Bitfield-Mask: 0x01)                */
/* =========================================================  SDR1  ========================================================== */
/* =========================================================  SIO20  ========================================================= */
/* =========================================================  SIO21  ========================================================= */
/* =========================================================  TXD2  ========================================================== */
/* =========================================================  RXD2  ========================================================== */


/* =========================================================================================================================== */
/* ================                                           IICA                                            ================ */
/* =========================================================================================================================== */

/* =======================================================  IICCTL00  ======================================================== */
#define IICA_IICCTL00_SPT_Pos             (0UL)                     /*!< IICA IICCTL00: SPT (Bit 0)                            */
#define IICA_IICCTL00_SPT_Msk             (0x1UL)                   /*!< IICA IICCTL00: SPT (Bitfield-Mask: 0x01)              */
#define IICA_IICCTL00_STT_Pos             (1UL)                     /*!< IICA IICCTL00: STT (Bit 1)                            */
#define IICA_IICCTL00_STT_Msk             (0x2UL)                   /*!< IICA IICCTL00: STT (Bitfield-Mask: 0x01)              */
#define IICA_IICCTL00_ACKE_Pos            (2UL)                     /*!< IICA IICCTL00: ACKE (Bit 2)                           */
#define IICA_IICCTL00_ACKE_Msk            (0x4UL)                   /*!< IICA IICCTL00: ACKE (Bitfield-Mask: 0x01)             */
#define IICA_IICCTL00_WTIM_Pos            (3UL)                     /*!< IICA IICCTL00: WTIM (Bit 3)                           */
#define IICA_IICCTL00_WTIM_Msk            (0x8UL)                   /*!< IICA IICCTL00: WTIM (Bitfield-Mask: 0x01)             */
#define IICA_IICCTL00_SPIE_Pos            (4UL)                     /*!< IICA IICCTL00: SPIE (Bit 4)                           */
#define IICA_IICCTL00_SPIE_Msk            (0x10UL)                  /*!< IICA IICCTL00: SPIE (Bitfield-Mask: 0x01)             */
#define IICA_IICCTL00_WREL_Pos            (5UL)                     /*!< IICA IICCTL00: WREL (Bit 5)                           */
#define IICA_IICCTL00_WREL_Msk            (0x20UL)                  /*!< IICA IICCTL00: WREL (Bitfield-Mask: 0x01)             */
#define IICA_IICCTL00_LREL_Pos            (6UL)                     /*!< IICA IICCTL00: LREL (Bit 6)                           */
#define IICA_IICCTL00_LREL_Msk            (0x40UL)                  /*!< IICA IICCTL00: LREL (Bitfield-Mask: 0x01)             */
#define IICA_IICCTL00_IICE_Pos            (7UL)                     /*!< IICA IICCTL00: IICE (Bit 7)                           */
#define IICA_IICCTL00_IICE_Msk            (0x80UL)                  /*!< IICA IICCTL00: IICE (Bitfield-Mask: 0x01)             */
/* =======================================================  IICCTL01  ======================================================== */
#define IICA_IICCTL01_PRS_Pos             (0UL)                     /*!< IICA IICCTL01: PRS (Bit 0)                            */
#define IICA_IICCTL01_PRS_Msk             (0x1UL)                   /*!< IICA IICCTL01: PRS (Bitfield-Mask: 0x01)              */
#define IICA_IICCTL01_DFC_Pos             (2UL)                     /*!< IICA IICCTL01: DFC (Bit 2)                            */
#define IICA_IICCTL01_DFC_Msk             (0x4UL)                   /*!< IICA IICCTL01: DFC (Bitfield-Mask: 0x01)              */
#define IICA_IICCTL01_SMC_Pos             (3UL)                     /*!< IICA IICCTL01: SMC (Bit 3)                            */
#define IICA_IICCTL01_SMC_Msk             (0x8UL)                   /*!< IICA IICCTL01: SMC (Bitfield-Mask: 0x01)              */
#define IICA_IICCTL01_DAD_Pos             (4UL)                     /*!< IICA IICCTL01: DAD (Bit 4)                            */
#define IICA_IICCTL01_DAD_Msk             (0x10UL)                  /*!< IICA IICCTL01: DAD (Bitfield-Mask: 0x01)              */
#define IICA_IICCTL01_CLD_Pos             (5UL)                     /*!< IICA IICCTL01: CLD (Bit 5)                            */
#define IICA_IICCTL01_CLD_Msk             (0x20UL)                  /*!< IICA IICCTL01: CLD (Bitfield-Mask: 0x01)              */
#define IICA_IICCTL01_WUP_Pos             (7UL)                     /*!< IICA IICCTL01: WUP (Bit 7)                            */
#define IICA_IICCTL01_WUP_Msk             (0x80UL)                  /*!< IICA IICCTL01: WUP (Bitfield-Mask: 0x01)              */
/* ========================================================  IICWL0  ========================================================= */
/* ========================================================  IICWH0  ========================================================= */
/* =========================================================  SVA0  ========================================================== */
/* =========================================================  IICA0  ========================================================= */
/* =========================================================  IICS0  ========================================================= */
#define IICA_IICS0_MSTS_Pos               (7UL)                     /*!< IICA IICS0: MSTS (Bit 7)                              */
#define IICA_IICS0_MSTS_Msk               (0x80UL)                  /*!< IICA IICS0: MSTS (Bitfield-Mask: 0x01)                */
#define IICA_IICS0_ALD_Pos                (6UL)                     /*!< IICA IICS0: ALD (Bit 6)                               */
#define IICA_IICS0_ALD_Msk                (0x40UL)                  /*!< IICA IICS0: ALD (Bitfield-Mask: 0x01)                 */
#define IICA_IICS0_EXC_Pos                (5UL)                     /*!< IICA IICS0: EXC (Bit 5)                               */
#define IICA_IICS0_EXC_Msk                (0x20UL)                  /*!< IICA IICS0: EXC (Bitfield-Mask: 0x01)                 */
#define IICA_IICS0_COI_Pos                (4UL)                     /*!< IICA IICS0: COI (Bit 4)                               */
#define IICA_IICS0_COI_Msk                (0x10UL)                  /*!< IICA IICS0: COI (Bitfield-Mask: 0x01)                 */
#define IICA_IICS0_TRC_Pos                (3UL)                     /*!< IICA IICS0: TRC (Bit 3)                               */
#define IICA_IICS0_TRC_Msk                (0x8UL)                   /*!< IICA IICS0: TRC (Bitfield-Mask: 0x01)                 */
#define IICA_IICS0_ACKD_Pos               (2UL)                     /*!< IICA IICS0: ACKD (Bit 2)                              */
#define IICA_IICS0_ACKD_Msk               (0x4UL)                   /*!< IICA IICS0: ACKD (Bitfield-Mask: 0x01)                */
#define IICA_IICS0_STD_Pos                (1UL)                     /*!< IICA IICS0: STD (Bit 1)                               */
#define IICA_IICS0_STD_Msk                (0x2UL)                   /*!< IICA IICS0: STD (Bitfield-Mask: 0x01)                 */
#define IICA_IICS0_SPD_Pos                (0UL)                     /*!< IICA IICS0: SPD (Bit 0)                               */
#define IICA_IICS0_SPD_Msk                (0x1UL)                   /*!< IICA IICS0: SPD (Bitfield-Mask: 0x01)                 */
/* =========================================================  IICF0  ========================================================= */
#define IICA_IICF0_STCF_Pos               (7UL)                     /*!< IICA IICF0: STCF (Bit 7)                              */
#define IICA_IICF0_STCF_Msk               (0x80UL)                  /*!< IICA IICF0: STCF (Bitfield-Mask: 0x01)                */
#define IICA_IICF0_IICBSY_Pos             (6UL)                     /*!< IICA IICF0: IICBSY (Bit 6)                            */
#define IICA_IICF0_IICBSY_Msk             (0x40UL)                  /*!< IICA IICF0: IICBSY (Bitfield-Mask: 0x01)              */
#define IICA_IICF0_STCEN_Pos              (1UL)                     /*!< IICA IICF0: STCEN (Bit 1)                             */
#define IICA_IICF0_STCEN_Msk              (0x2UL)                   /*!< IICA IICF0: STCEN (Bitfield-Mask: 0x01)               */
#define IICA_IICF0_IICRSV_Pos             (0UL)                     /*!< IICA IICF0: IICRSV (Bit 0)                            */
#define IICA_IICF0_IICRSV_Msk             (0x1UL)                   /*!< IICA IICF0: IICRSV (Bitfield-Mask: 0x01)              */


/* =========================================================================================================================== */
/* ================                                           IRDA                                            ================ */
/* =========================================================================================================================== */

/* =========================================================  IRCR  ========================================================== */
#define IRDA_IRCR_IRRXINV_Pos             (2UL)                     /*!< IRDA IRCR: IRRXINV (Bit 2)                            */
#define IRDA_IRCR_IRRXINV_Msk             (0x4UL)                   /*!< IRDA IRCR: IRRXINV (Bitfield-Mask: 0x01)              */
#define IRDA_IRCR_IRTXINV_Pos             (3UL)                     /*!< IRDA IRCR: IRTXINV (Bit 3)                            */
#define IRDA_IRCR_IRTXINV_Msk             (0x8UL)                   /*!< IRDA IRCR: IRTXINV (Bitfield-Mask: 0x01)              */
#define IRDA_IRCR_IRCKS_Pos               (4UL)                     /*!< IRDA IRCR: IRCKS (Bit 4)                              */
#define IRDA_IRCR_IRCKS_Msk               (0x70UL)                  /*!< IRDA IRCR: IRCKS (Bitfield-Mask: 0x07)                */
#define IRDA_IRCR_IRE_Pos                 (7UL)                     /*!< IRDA IRCR: IRE (Bit 7)                                */
#define IRDA_IRCR_IRE_Msk                 (0x80UL)                  /*!< IRDA IRCR: IRE (Bitfield-Mask: 0x01)                  */


/* =========================================================================================================================== */
/* ================                                            DMA                                            ================ */
/* =========================================================================================================================== */

/* =========================================================  DMAEN  ========================================================= */
/* ========================================================  DMABAR  ========================================================= */
/* ========================================================  IFPRCR  ========================================================= */
/* =========================================================  DMAIF  ========================================================= */


/* =========================================================================================================================== */
/* ================                                          DMAVEC                                           ================ */
/* =========================================================================================================================== */

/* ==========================================================  VEC  ========================================================== */


/* =========================================================================================================================== */
/* ================                                            ELC                                            ================ */
/* =========================================================================================================================== */

/* =======================================================  ELSELR00  ======================================================== */
/* =======================================================  ELSELR01  ======================================================== */
/* =======================================================  ELSELR02  ======================================================== */
/* =======================================================  ELSELR03  ======================================================== */
/* =======================================================  ELSELR04  ======================================================== */
/* =======================================================  ELSELR05  ======================================================== */
/* =======================================================  ELSELR06  ======================================================== */
/* =======================================================  ELSELR07  ======================================================== */
/* =======================================================  ELSELR08  ======================================================== */
/* =======================================================  ELSELR09  ======================================================== */
/* =======================================================  ELSELR10  ======================================================== */
/* =======================================================  ELSELR11  ======================================================== */
/* =======================================================  ELSELR12  ======================================================== */
/* =======================================================  ELSELR13  ======================================================== */
/* =======================================================  ELSELR14  ======================================================== */
/* =======================================================  ELSELR15  ======================================================== */
/* =======================================================  ELSELR16  ======================================================== */
/* =======================================================  ELSELR17  ======================================================== */
/* =======================================================  ELSELR18  ======================================================== */
/* =======================================================  ELSELR19  ======================================================== */
/* =======================================================  ELSELR20  ======================================================== */
/* =======================================================  ELSELR21  ======================================================== */


/* =========================================================================================================================== */
/* ================                                            INT                                            ================ */
/* =========================================================================================================================== */



/* =========================================================================================================================== */
/* ================                                           INTM                                            ================ */
/* =========================================================================================================================== */

/* =========================================================  EGP0  ========================================================== */
#define INTM_EGP0_EGP0_Pos                (0UL)                     /*!< INTM EGP0: EGP0 (Bit 0)                               */
#define INTM_EGP0_EGP0_Msk                (0x1UL)                   /*!< INTM EGP0: EGP0 (Bitfield-Mask: 0x01)                 */
#define INTM_EGP0_EGP1_Pos                (1UL)                     /*!< INTM EGP0: EGP1 (Bit 1)                               */
#define INTM_EGP0_EGP1_Msk                (0x2UL)                   /*!< INTM EGP0: EGP1 (Bitfield-Mask: 0x01)                 */
#define INTM_EGP0_EGP2_Pos                (2UL)                     /*!< INTM EGP0: EGP2 (Bit 2)                               */
#define INTM_EGP0_EGP2_Msk                (0x4UL)                   /*!< INTM EGP0: EGP2 (Bitfield-Mask: 0x01)                 */
#define INTM_EGP0_EGP3_Pos                (3UL)                     /*!< INTM EGP0: EGP3 (Bit 3)                               */
#define INTM_EGP0_EGP3_Msk                (0x8UL)                   /*!< INTM EGP0: EGP3 (Bitfield-Mask: 0x01)                 */
#define INTM_EGP0_EGP4_Pos                (4UL)                     /*!< INTM EGP0: EGP4 (Bit 4)                               */
#define INTM_EGP0_EGP4_Msk                (0x10UL)                  /*!< INTM EGP0: EGP4 (Bitfield-Mask: 0x01)                 */
#define INTM_EGP0_EGP5_Pos                (5UL)                     /*!< INTM EGP0: EGP5 (Bit 5)                               */
#define INTM_EGP0_EGP5_Msk                (0x20UL)                  /*!< INTM EGP0: EGP5 (Bitfield-Mask: 0x01)                 */
#define INTM_EGP0_EGP6_Pos                (6UL)                     /*!< INTM EGP0: EGP6 (Bit 6)                               */
#define INTM_EGP0_EGP6_Msk                (0x40UL)                  /*!< INTM EGP0: EGP6 (Bitfield-Mask: 0x01)                 */
#define INTM_EGP0_EGP7_Pos                (7UL)                     /*!< INTM EGP0: EGP7 (Bit 7)                               */
#define INTM_EGP0_EGP7_Msk                (0x80UL)                  /*!< INTM EGP0: EGP7 (Bitfield-Mask: 0x01)                 */
/* =========================================================  EGN0  ========================================================== */
#define INTM_EGN0_EGN0_Pos                (0UL)                     /*!< INTM EGN0: EGN0 (Bit 0)                               */
#define INTM_EGN0_EGN0_Msk                (0x1UL)                   /*!< INTM EGN0: EGN0 (Bitfield-Mask: 0x01)                 */
#define INTM_EGN0_EGN1_Pos                (1UL)                     /*!< INTM EGN0: EGN1 (Bit 1)                               */
#define INTM_EGN0_EGN1_Msk                (0x2UL)                   /*!< INTM EGN0: EGN1 (Bitfield-Mask: 0x01)                 */
#define INTM_EGN0_EGN2_Pos                (2UL)                     /*!< INTM EGN0: EGN2 (Bit 2)                               */
#define INTM_EGN0_EGN2_Msk                (0x4UL)                   /*!< INTM EGN0: EGN2 (Bitfield-Mask: 0x01)                 */
#define INTM_EGN0_EGN3_Pos                (3UL)                     /*!< INTM EGN0: EGN3 (Bit 3)                               */
#define INTM_EGN0_EGN3_Msk                (0x8UL)                   /*!< INTM EGN0: EGN3 (Bitfield-Mask: 0x01)                 */
#define INTM_EGN0_EGN4_Pos                (4UL)                     /*!< INTM EGN0: EGN4 (Bit 4)                               */
#define INTM_EGN0_EGN4_Msk                (0x10UL)                  /*!< INTM EGN0: EGN4 (Bitfield-Mask: 0x01)                 */
#define INTM_EGN0_EGN5_Pos                (5UL)                     /*!< INTM EGN0: EGN5 (Bit 5)                               */
#define INTM_EGN0_EGN5_Msk                (0x20UL)                  /*!< INTM EGN0: EGN5 (Bitfield-Mask: 0x01)                 */
#define INTM_EGN0_EGN6_Pos                (6UL)                     /*!< INTM EGN0: EGN6 (Bit 6)                               */
#define INTM_EGN0_EGN6_Msk                (0x40UL)                  /*!< INTM EGN0: EGN6 (Bitfield-Mask: 0x01)                 */
#define INTM_EGN0_EGN7_Pos                (7UL)                     /*!< INTM EGN0: EGN7 (Bit 7)                               */
#define INTM_EGN0_EGN7_Msk                (0x80UL)                  /*!< INTM EGN0: EGN7 (Bitfield-Mask: 0x01)                 */
/* =========================================================  EGP1  ========================================================== */
#define INTM_EGP1_EGP8_Pos                (0UL)                     /*!< INTM EGP1: EGP8 (Bit 0)                               */
#define INTM_EGP1_EGP8_Msk                (0x1UL)                   /*!< INTM EGP1: EGP8 (Bitfield-Mask: 0x01)                 */
#define INTM_EGP1_EGP9_Pos                (1UL)                     /*!< INTM EGP1: EGP9 (Bit 1)                               */
#define INTM_EGP1_EGP9_Msk                (0x2UL)                   /*!< INTM EGP1: EGP9 (Bitfield-Mask: 0x01)                 */
#define INTM_EGP1_EGP10_Pos               (2UL)                     /*!< INTM EGP1: EGP10 (Bit 2)                              */
#define INTM_EGP1_EGP10_Msk               (0x4UL)                   /*!< INTM EGP1: EGP10 (Bitfield-Mask: 0x01)                */
#define INTM_EGP1_EGP11_Pos               (3UL)                     /*!< INTM EGP1: EGP11 (Bit 3)                              */
#define INTM_EGP1_EGP11_Msk               (0x8UL)                   /*!< INTM EGP1: EGP11 (Bitfield-Mask: 0x01)                */
/* =========================================================  EGN1  ========================================================== */
#define INTM_EGN1_EGN8_Pos                (0UL)                     /*!< INTM EGN1: EGN8 (Bit 0)                               */
#define INTM_EGN1_EGN8_Msk                (0x1UL)                   /*!< INTM EGN1: EGN8 (Bitfield-Mask: 0x01)                 */
#define INTM_EGN1_EGN9_Pos                (1UL)                     /*!< INTM EGN1: EGN9 (Bit 1)                               */
#define INTM_EGN1_EGN9_Msk                (0x2UL)                   /*!< INTM EGN1: EGN9 (Bitfield-Mask: 0x01)                 */
#define INTM_EGN1_EGN10_Pos               (2UL)                     /*!< INTM EGN1: EGN10 (Bit 2)                              */
#define INTM_EGN1_EGN10_Msk               (0x4UL)                   /*!< INTM EGN1: EGN10 (Bitfield-Mask: 0x01)                */
#define INTM_EGN1_EGN11_Pos               (3UL)                     /*!< INTM EGN1: EGN11 (Bit 3)                              */
#define INTM_EGN1_EGN11_Msk               (0x8UL)                   /*!< INTM EGN1: EGN11 (Bitfield-Mask: 0x01)                */


/* =========================================================================================================================== */
/* ================                                            KEY                                            ================ */
/* =========================================================================================================================== */

/* ==========================================================  KRM  ========================================================== */


/* =========================================================================================================================== */
/* ================                                           MISC                                            ================ */
/* =========================================================================================================================== */

/* =========================================================  NFEN0  ========================================================= */
#define MISC_NFEN0_SNFEN00_Pos            (0UL)                     /*!< MISC NFEN0: SNFEN00 (Bit 0)                           */
#define MISC_NFEN0_SNFEN00_Msk            (0x1UL)                   /*!< MISC NFEN0: SNFEN00 (Bitfield-Mask: 0x01)             */
#define MISC_NFEN0_SNFEN10_Pos            (2UL)                     /*!< MISC NFEN0: SNFEN10 (Bit 2)                           */
#define MISC_NFEN0_SNFEN10_Msk            (0x4UL)                   /*!< MISC NFEN0: SNFEN10 (Bitfield-Mask: 0x01)             */
#define MISC_NFEN0_SNFEN20_Pos            (4UL)                     /*!< MISC NFEN0: SNFEN20 (Bit 4)                           */
#define MISC_NFEN0_SNFEN20_Msk            (0x10UL)                  /*!< MISC NFEN0: SNFEN20 (Bitfield-Mask: 0x01)             */
/* =========================================================  NFEN1  ========================================================= */
#define MISC_NFEN1_TNFEN00_Pos            (0UL)                     /*!< MISC NFEN1: TNFEN00 (Bit 0)                           */
#define MISC_NFEN1_TNFEN00_Msk            (0x1UL)                   /*!< MISC NFEN1: TNFEN00 (Bitfield-Mask: 0x01)             */
#define MISC_NFEN1_TNFEN01_Pos            (1UL)                     /*!< MISC NFEN1: TNFEN01 (Bit 1)                           */
#define MISC_NFEN1_TNFEN01_Msk            (0x2UL)                   /*!< MISC NFEN1: TNFEN01 (Bitfield-Mask: 0x01)             */
#define MISC_NFEN1_TNFEN02_Pos            (2UL)                     /*!< MISC NFEN1: TNFEN02 (Bit 2)                           */
#define MISC_NFEN1_TNFEN02_Msk            (0x4UL)                   /*!< MISC NFEN1: TNFEN02 (Bitfield-Mask: 0x01)             */
#define MISC_NFEN1_TNFEN03_Pos            (3UL)                     /*!< MISC NFEN1: TNFEN03 (Bit 3)                           */
#define MISC_NFEN1_TNFEN03_Msk            (0x8UL)                   /*!< MISC NFEN1: TNFEN03 (Bitfield-Mask: 0x01)             */
/* ==========================================================  ISC  ========================================================== */
#define MISC_ISC_ISC0_Pos                 (0UL)                     /*!< MISC ISC: ISC0 (Bit 0)                                */
#define MISC_ISC_ISC0_Msk                 (0x1UL)                   /*!< MISC ISC: ISC0 (Bitfield-Mask: 0x01)                  */
#define MISC_ISC_ISC1_Pos                 (1UL)                     /*!< MISC ISC: ISC1 (Bit 1)                                */
#define MISC_ISC_ISC1_Msk                 (0x2UL)                   /*!< MISC ISC: ISC1 (Bitfield-Mask: 0x01)                  */
#define MISC_ISC_SSIE00_Pos               (7UL)                     /*!< MISC ISC: SSIE00 (Bit 7)                              */
#define MISC_ISC_SSIE00_Msk               (0x80UL)                  /*!< MISC ISC: SSIE00 (Bitfield-Mask: 0x01)                */
/* =========================================================  TIOS0  ========================================================= */
/* =========================================================  TIOS1  ========================================================= */
/* =========================================================  RTCCL  ========================================================= */


/* =========================================================================================================================== */
/* ================                                            FMC                                            ================ */
/* =========================================================================================================================== */

/* =========================================================  FLSTS  ========================================================= */
#define FMC_FLSTS_OVF_Pos                 (0UL)                     /*!< FMC FLSTS: OVF (Bit 0)                                */
#define FMC_FLSTS_OVF_Msk                 (0x1UL)                   /*!< FMC FLSTS: OVF (Bitfield-Mask: 0x01)                  */
#define FMC_FLSTS_EVF_Pos                 (2UL)                     /*!< FMC FLSTS: EVF (Bit 2)                                */
#define FMC_FLSTS_EVF_Msk                 (0x4UL)                   /*!< FMC FLSTS: EVF (Bitfield-Mask: 0x01)                  */
/* ========================================================  FLOPMD1  ======================================================== */
/* ========================================================  FLOPMD2  ======================================================== */
/* ========================================================  FLERMD  ========================================================= */
/* =======================================================  FLCERCNT  ======================================================== */
/* =======================================================  FLSERCNT  ======================================================== */
/* =======================================================  FLPROCNT  ======================================================== */
/* ========================================================  FLPROT  ========================================================= */


/* =========================================================================================================================== */
/* ================                                            SAF                                            ================ */
/* =========================================================================================================================== */

/* ========================================================  CRC0CTL  ======================================================== */
#define SAF_CRC0CTL_CRC0EN_Pos            (7UL)                     /*!< SAF CRC0CTL: CRC0EN (Bit 7)                           */
#define SAF_CRC0CTL_CRC0EN_Msk            (0x80UL)                  /*!< SAF CRC0CTL: CRC0EN (Bitfield-Mask: 0x01)             */
#define SAF_CRC0CTL_FEA_Pos               (0UL)                     /*!< SAF CRC0CTL: FEA (Bit 0)                              */
#define SAF_CRC0CTL_FEA_Msk               (0x7fUL)                  /*!< SAF CRC0CTL: FEA (Bitfield-Mask: 0x7f)                */
/* ========================================================  PGCRCL  ========================================================= */
/* =========================================================  CRCIN  ========================================================= */
/* =========================================================  CRCD  ========================================================== */
/* ========================================================  RPECTL  ========================================================= */
#define SAF_RPECTL_RPEF_Pos               (0UL)                     /*!< SAF RPECTL: RPEF (Bit 0)                              */
#define SAF_RPECTL_RPEF_Msk               (0x1UL)                   /*!< SAF RPECTL: RPEF (Bitfield-Mask: 0x01)                */
#define SAF_RPECTL_RPERDIS_Pos            (7UL)                     /*!< SAF RPECTL: RPERDIS (Bit 7)                           */
#define SAF_RPECTL_RPERDIS_Msk            (0x80UL)                  /*!< SAF RPECTL: RPERDIS (Bitfield-Mask: 0x01)             */
/* =========================================================  SFRGD  ========================================================= */


/* =========================================================================================================================== */
/* ================                                            CRC                                            ================ */
/* =========================================================================================================================== */

/* =========================================================  CRCD  ========================================================== */
/* =========================================================  CRCIN  ========================================================= */


/* =========================================================================================================================== */
/* ================                                            DBG                                            ================ */
/* =========================================================================================================================== */

/* ========================================================  DBGSTR  ========================================================= */
#define DBG_DBGSTR_CDBGPWRUPACK_Pos       (29UL)                    /*!< DBG DBGSTR: CDBGPWRUPACK (Bit 29)                     */
#define DBG_DBGSTR_CDBGPWRUPACK_Msk       (0x20000000UL)            /*!< DBG DBGSTR: CDBGPWRUPACK (Bitfield-Mask: 0x01)        */
#define DBG_DBGSTR_CDBGPWRUPREQ_Pos       (28UL)                    /*!< DBG DBGSTR: CDBGPWRUPREQ (Bit 28)                     */
#define DBG_DBGSTR_CDBGPWRUPREQ_Msk       (0x10000000UL)            /*!< DBG DBGSTR: CDBGPWRUPREQ (Bitfield-Mask: 0x01)        */
/* =======================================================  DBGSTOPCR  ======================================================= */
#define DBG_DBGSTOPCR_SWDIS_Pos           (24UL)                    /*!< DBG DBGSTOPCR: SWDIS (Bit 24)                         */
#define DBG_DBGSTOPCR_SWDIS_Msk           (0x1000000UL)             /*!< DBG DBGSTOPCR: SWDIS (Bitfield-Mask: 0x01)            */
#define DBG_DBGSTOPCR_RPERMSK_Pos         (16UL)                    /*!< DBG DBGSTOPCR: RPERMSK (Bit 16)                       */
#define DBG_DBGSTOPCR_RPERMSK_Msk         (0x10000UL)               /*!< DBG DBGSTOPCR: RPERMSK (Bitfield-Mask: 0x01)          */
#define DBG_DBGSTOPCR_RESMSK_Pos          (2UL)                     /*!< DBG DBGSTOPCR: RESMSK (Bit 2)                         */
#define DBG_DBGSTOPCR_RESMSK_Msk          (0x4UL)                   /*!< DBG DBGSTOPCR: RESMSK (Bitfield-Mask: 0x01)           */
#define DBG_DBGSTOPCR_FRZEN1_Pos          (1UL)                     /*!< DBG DBGSTOPCR: FRZEN1 (Bit 1)                         */
#define DBG_DBGSTOPCR_FRZEN1_Msk          (0x2UL)                   /*!< DBG DBGSTOPCR: FRZEN1 (Bitfield-Mask: 0x01)           */
#define DBG_DBGSTOPCR_FRZEN0_Pos          (0UL)                     /*!< DBG DBGSTOPCR: FRZEN0 (Bit 0)                         */
#define DBG_DBGSTOPCR_FRZEN0_Msk          (0x1UL)                   /*!< DBG DBGSTOPCR: FRZEN0 (Bitfield-Mask: 0x01)           */

/* ========================================================  PORT  ========================================================= */
#define PORT_PIN0       (0x01UL)                    /*!< PIN0 (Bit 0)                     */
#define PORT_PIN1       (0x02UL)                    /*!< PIN1 (Bit 1)                     */
#define PORT_PIN2       (0x04UL)                    /*!< PIN2 (Bit 2)                     */
#define PORT_PIN3       (0x08UL)                    /*!< PIN3 (Bit 3)                     */
#define PORT_PIN4       (0x10UL)                    /*!< PIN4 (Bit 4)                     */
#define PORT_PIN5       (0x20UL)                    /*!< PIN5 (Bit 5)                     */
#define PORT_PIN6       (0x40UL)                    /*!< PIN6 (Bit 6)                     */
#define PORT_PIN7       (0x80UL)                    /*!< PIN7 (Bit 7)                     */


/* =========================================================================================================================== */
/* ================                                            CAN                                            ================ */
/* =========================================================================================================================== */

/* =======================================================  C0GMCTRL  ======================================================== */
/* ========================================================  C0GMCS  ========================================================= */
/* ========================================================  C0GMABT  ======================================================== */
/* =======================================================  C0GMABTD  ======================================================== */
/* ========================================================  C0MASK1  ======================================================== */
/* ========================================================  C0MASK2  ======================================================== */
/* ========================================================  C0MASK3  ======================================================== */
/* ========================================================  C0MASK4  ======================================================== */
/* ========================================================  C0CTRL  ========================================================= */
/* =========================================================  C0LEC  ========================================================= */
/* ========================================================  C0INFO  ========================================================= */
/* =========================================================  C0ERC  ========================================================= */
/* =========================================================  C0IE  ========================================================== */
/* ========================================================  C0INTS  ========================================================= */
/* =========================================================  C0BRP  ========================================================= */
/* =========================================================  C0BTR  ========================================================= */
/* ========================================================  C0LIPT  ========================================================= */
/* ========================================================  C0RGPT  ========================================================= */
/* ========================================================  C0LOPT  ========================================================= */
/* ========================================================  C0TGPT  ========================================================= */
/* =========================================================  C0TS  ========================================================== */


/* =========================================================================================================================== */
/* ================                                         CANMSG00                                          ================ */
/* =========================================================================================================================== */

/* =========================================================  C0MDB  ========================================================= */
/* =========================================================  C0MDB  ========================================================= */
/* =========================================================  C0MDB  ========================================================= */
/* =========================================================  C0MDB  ========================================================= */
/* =========================================================  C0MDB  ========================================================= */
/* ========================================================  C0MDLC  ========================================================= */
/* ========================================================  C0MCONF  ======================================================== */
/* ========================================================  C0MIDL  ========================================================= */
/* ========================================================  C0MIDH  ========================================================= */
/* ========================================================  C0MCTRL  ======================================================== */


/* =========================================================================================================================== */
/* ================                                            BGR                                            ================ */
/* =========================================================================================================================== */

/* =========================================================  VBG85  ========================================================= */
/* =========================================================  VBG25  ========================================================= */


/* =========================================================================================================================== */
/* ================                                            TSN                                            ================ */
/* =========================================================================================================================== */

/* =========================================================  TSN85  ========================================================= */
/* =========================================================  TSN25  ========================================================= */


/* =========================================================================================================================== */
/* ================                                            UID                                            ================ */
/* =========================================================================================================================== */

/* ==========================================================  UID  ========================================================== */

/** @} */ /* End of group PosMask_peripherals */


#ifdef __cplusplus
}
#endif

#endif /* BAT32G137_H */


/** @} */ /* End of group BAT32G137 */

/** @} */ /* End of group CMS */
